供到接地的單獨(dú)放電路徑。也就是說(shuō)，電阻器可用以增加晶體管的本體與接地之間的電阻，且經(jīng)由HBM 二極管提供的既定路徑而迫使在漏極處的過(guò)量電荷到接地。在不隔離擴(kuò)散區(qū)310與漏極的情況下，在擴(kuò)散區(qū)310的P-N結(jié)處的過(guò)量電荷可在柵極氧化物319處逸出，從而損壞晶體管308。各種金屬及氧化物層接著形成于襯底的頂部表面上。舉例來(lái)說(shuō)，形成柵極氧化物319，且接著可形成電阻器325的電阻性材料及柵極318 (使用材料在襯底上形成電阻器的情況下)。舉例來(lái)說(shuō)，電阻器325可為形成于襯底的表面上的多晶硅電阻器，如圖5到3中所示。接著形成用于I/O墊及GND墊的接觸元件(及在電阻器與裸片分開的情況下用于電阻器325的任何必要接點(diǎn))，如圖5到4中所示。
[0032]現(xiàn)轉(zhuǎn)而參看圖6，展示用于編程具有可編程資源的裝置的系統(tǒng)的框圖。確切地說(shuō)，計(jì)算機(jī)602經(jīng)耦合以從存儲(chǔ)器606接收電路設(shè)計(jì)604，及產(chǎn)生存儲(chǔ)于非易失性存儲(chǔ)器606中的配置位流。如將在下文更詳細(xì)地描述，電路設(shè)計(jì)可為概要設(shè)計(jì)，例如以硬件描述語(yǔ)言(HDL)定義的電路設(shè)計(jì)。而且，計(jì)算機(jī)可經(jīng)配置以運(yùn)行用以產(chǎn)生存儲(chǔ)于非易失性存儲(chǔ)器606中的配置位流的軟件。
[0033]實(shí)施于可編程集成電路中的電路設(shè)計(jì)的軟件流包括合成、封裝、布局及布線，如所屬領(lǐng)域中所熟知。合成包括將呈概要設(shè)計(jì)的電路設(shè)計(jì)轉(zhuǎn)換成可編程集成電路中發(fā)現(xiàn)的元件配置的步驟。舉例來(lái)說(shuō)，計(jì)算機(jī)602操作的合成工具可實(shí)施電路設(shè)計(jì)中用于實(shí)施例如可配置邏輯塊(CLB)或數(shù)字信號(hào)處理(DSP)塊中的某些功能的部分。合成工具的實(shí)例為可自加州圣何塞的Xilinx公司獲得的ISE工具。封裝包括將電路設(shè)計(jì)的部分分組成裝置的經(jīng)定義塊(例如CLB)的步驟。布局包括確定在封裝步驟期間定義的裝置的塊的位置的步驟。最后，布線包括選擇可編程集成電路中的互連元件(例如可編程互連件)的路徑。在布局及布線結(jié)束時(shí)，所有功能、位置及連接為已知的，且接著產(chǎn)生配置位流。可通過(guò)被稱作BitGen的軟件模塊產(chǎn)生位流，所述軟件模塊可自加州圣何塞的Xilinx公司獲得。借助于電纜下載位流或?qū)⑽涣骶幊痰紼PROM中以用于遞送到可編程集成電路。
[0034]現(xiàn)轉(zhuǎn)而參看圖7，展示具有可編程資源的可編程集成電路裝置的框圖。雖然具有可編程資源的裝置可實(shí)施于例如具有可編程資源的專用集成電路(ASIC)等任何類型的集成電路裝置中，但其它裝置包括專用可編程邏輯裝置(PLD)。一種類型的PLD為復(fù)雜可編程邏輯裝置(CPLD)。CPLD包含連接在一起且由互連切換矩陣連接到輸入/輸出(I/O)資源的兩個(gè)或兩個(gè)以上“功能塊”。CPLD的每一功能塊包含類似用于可編程邏輯陣列(PLA)或可編程陣列邏輯(PAL)裝置中的彼等者的二級(jí)及/或結(jié)構(gòu)。另一種類型的PLD為現(xiàn)場(chǎng)可編程門陣列(FPGA)。在典型FPGA中，可配置邏輯塊(CLB)的陣列耦合到可編程輸入/輸出塊(1B)。CLB及1B由可編程布線資源的階層互連。通過(guò)將通常來(lái)自片外存儲(chǔ)器的配置位流載入FPGA的配置存儲(chǔ)器單元中來(lái)定制這些CLB、1B及可編程布線資源。對(duì)于這些類型的可編程邏輯裝置中的兩者，裝置的功能性出于此目的而由經(jīng)提供到裝置的配置位流的配置數(shù)據(jù)位控制。配置數(shù)據(jù)位可存儲(chǔ)于易失性存儲(chǔ)器(例如，靜態(tài)存儲(chǔ)器單元，如在FPGA及一些CPLD中)中、非易失性存儲(chǔ)器(例如，快閃存儲(chǔ)器，如在一些CPLD中)中或任何其它類型的存儲(chǔ)器單元中。
[0035]圖7的裝置包括具有大量不同可編程平鋪塊(tile)的FPGA架構(gòu)700，所述可編程平鋪塊包含多千兆位收發(fā)器(MGT) 701、CLB 702、隨機(jī)存取存儲(chǔ)器塊(BRAM) 703、輸入/輸出塊(1B) 704、配置及定時(shí)邏輯(CONFIG/CLOCKS) 705、數(shù)字信號(hào)處理塊(DSP) 706、專用輸入/輸出塊(1/0)707(例如，配置端口及時(shí)鐘端口 )及其它可編程邏輯708，例如數(shù)字時(shí)鐘管理器、模/數(shù)轉(zhuǎn)換器、系統(tǒng)監(jiān)控邏輯等。一些FPGA也包含可用以實(shí)施例如軟件應(yīng)用程序的專用處理器塊(PROC) 710。
[0036]在一些FPGA中，每一可編程平鋪塊包含具有到及來(lái)自每一鄰近平鋪塊中的對(duì)應(yīng)互連元件的規(guī)范化連接的可編程互連元件(INT) 711。因此，可編程互連元件連在一起實(shí)施用于所說(shuō)明FPGA的可編程互連結(jié)構(gòu)。可編程互連元件711還包含到及來(lái)自相同平鋪塊內(nèi)的可編程邏輯元件的連接，如由包含在圖7的頂部的實(shí)例所示。
[0037]舉例來(lái)說(shuō)，CLB 702可包含可配置邏輯元件(CLE) 712，其可經(jīng)編程以實(shí)施用戶邏輯外加單個(gè)可編程互連元件711。除了一或多個(gè)可編程互連元件之外，BRAM 703可包含BRAM邏輯元件(BRL)713。BRAM包含與配置邏輯塊的分布式RAM分開的專用存儲(chǔ)器。通常，包含于平鋪塊中的互連元件的數(shù)目取決于平鋪塊的高度。在所描畫的實(shí)施例中，BRAM平鋪塊具有與五個(gè)CLB相同的高度，但也可使用其它數(shù)目。除了適當(dāng)數(shù)目的可編程互連元件之外，DSP平鋪塊706可包含DSP邏輯元件(DSPL)714。除了可編程互連元件711的一個(gè)情況之外，1B 704可包含例如輸入/輸出邏輯元件(1L) 715的兩個(gè)情況。裝置的連接的位置出于此目的而由經(jīng)提供到裝置的配置位流的配置數(shù)據(jù)位控制。響應(yīng)于配置位流的位，可編程互連件使得包括互連線的連接件能夠用以將各種信號(hào)耦合到實(shí)施于可編程邏輯中的電路或例如BRAM或處理器等其它電路。
[0038]在所描畫實(shí)例中，在裸片的中心附近的柱狀區(qū)域用于配置、時(shí)鐘及其它控制邏輯。由此柱延伸的水平區(qū)域609用以使時(shí)鐘及配置信號(hào)跨越FPGA的廣度分布。利用圖7中所說(shuō)明架構(gòu)的一些FPGA包含額外邏輯塊，所述額外邏輯塊破壞構(gòu)成FPGA的大部分的常規(guī)柱狀結(jié)構(gòu)。額外邏輯塊可為可編程塊及/或?qū)Ｓ眠壿嫛Ｅe例來(lái)說(shuō)，圖7中所示的處理器塊PROC710橫跨CLB及BRAM的若干列。
[0039]注意，圖7意欲僅說(shuō)明示范性FPGA架構(gòu)。列中的邏輯塊的數(shù)目、列的相對(duì)寬度、列的數(shù)目及次序、包含于列中的邏輯塊的類型、邏輯塊的相對(duì)大小及包含在圖7的頂部的互連/邏輯實(shí)施方案為純粹示范性的。舉例來(lái)說(shuō)，在實(shí)際FPGA中，無(wú)論CLB出現(xiàn)在何處，通常包含CLB的一個(gè)以上鄰近列，以便促進(jìn)用戶邏輯的有效實(shí)施。雖然圖7涉及具有可編程資源的集成電路，但應(yīng)理解，下文更詳細(xì)闡述的電路及方法可實(shí)施于任何類型的ASIC中。
[0040]現(xiàn)轉(zhuǎn)而參看圖8，展示示范性可配置邏輯元件的框圖。確切地說(shuō)，圖8以簡(jiǎn)化形式說(shuō)明圖7的配置邏輯塊702的可配置邏輯元件。在圖8中，切片M 801包含四個(gè)查找表(LUTM) 801A到801D，其各自由六個(gè)LUT數(shù)據(jù)輸入端子Al到A6、BI到B6、Cl到C6及Dl到D6驅(qū)動(dòng)，且各自提供兩個(gè)LUT輸出信號(hào)05及06。來(lái)自LUT 80IA到80ID的06輸出端子分別驅(qū)動(dòng)切片輸出端子A到D。由FPGA互連結(jié)構(gòu)經(jīng)由輸入多路復(fù)用器來(lái)供應(yīng)LUT數(shù)據(jù)輸入信號(hào)，所述輸入多路復(fù)用器可由可編程互連元件811實(shí)施，且還將LUT輸出信號(hào)供應(yīng)到互連結(jié)構(gòu)。切片M還包含:輸出選擇多路復(fù)用器81IA到811D，其驅(qū)動(dòng)輸出端子AMUX-DMUX ;多路復(fù)用器812A到812D，其驅(qū)動(dòng)存儲(chǔ)器元件802A到802D的數(shù)據(jù)輸入端子；組合多路復(fù)用器816、818及819 ;反彈多路復(fù)用器電路822到823 ;由反相器805及多路復(fù)用器806 (其一起提供輸入時(shí)鐘路徑上的任選反轉(zhuǎn))表示的電路；及進(jìn)位邏輯，其具有多路復(fù)用器814A到814D、815A到81