專利名稱：半導體集成電路的襯底和半導體集成電路的制造方法
技術領域：
本發(fā)明涉及半導體集成電路的襯底，特別是涉及形成下述的半導體集成電路的襯底該半導體集成電路具備多個電路部，如使用多個晶體管而構成的電路部或形成多個DRAM的存儲電容器的電路部等，在這些多個電路部中由于功能的不同，所重視的抗外部影響的性能的種類不同。
圖45是示出晶片和半導體集成電路的襯底的關系的平面圖。在晶片1中的多個區(qū)域2的每一個中形成獨立的半導體集成電路。作為該半導體集成電路的例子，可舉出半導體存儲器。以該半導體存儲器為例，說明關于半導體集成電路的襯底的現(xiàn)有技術。
作為構成半導體存儲單元的誤操作的原因，迄今已知主要有軟錯誤(soft error)、鎖定(latch up)、靜電放電(Electro-StaticDischarge，以下稱為ESD)。這里，按該順序簡單地說明其現(xiàn)象，說明作為其對策而實施的現(xiàn)有技術。
所謂軟錯誤，是由于α線通過集成電路內(nèi)而在集成電路內(nèi)隨機地產(chǎn)生的、可修復的暫時性的誤操作。從容納集成電路的封裝或集成電路的制造中使用的鋁布線或硅化物電極等中微量地包含的鈾(U)或釷(Th)放出α線。α粒子在氦的原子核(He++)中以正2價帶電。如果α線通過集成電路內(nèi)，則產(chǎn)生1017～1020/cm3的濃度的電子-空穴對。由于所產(chǎn)生的電子或空穴中成為少數(shù)載流子電子或空穴流入n型擴散層或p型擴散層，使擴散層中存儲的電荷量變化，故引起暫時性的誤操作，即軟錯誤。。
軟錯誤實際上是否產(chǎn)生，除了電子-空穴對的產(chǎn)生以外，在很大程度上取決于所生成的電子-空穴對中少數(shù)載流子以怎樣的方式被所述擴散層收集。作為引起軟錯誤的過程，可考慮以下的3種機理。這里，將形成了各個集成電路的半導體小片稱為襯底。
(1)耗盡層內(nèi)的少數(shù)載流子的漂移，(2)襯底內(nèi)的本征區(qū)中的少數(shù)載流子的擴散，(3)由于多數(shù)載流子的的流動而產(chǎn)生的電場加速少數(shù)載流子向擴散層的收集的漏斗(funelling)效應。
(1)是由于入射到耗盡層中的α粒子而生成的少數(shù)載流子因施加在耗盡層上的漂移電場而被上述擴散層收集的機理。載流子收集所需要的時間大致是10-11秒的數(shù)量級。另一方面，作為以高濃度摻雜的硅襯底中的載流子復合過程，有俄歇(Auger)過程。少數(shù)載流子的壽命與擴散層的雜質(zhì)濃度有關。電子的壽命是3×10-5秒(空穴濃度1016/cm3)-1×10-9秒(空穴濃度1020/cm3)，空穴的壽命是1×10-5秒(電子濃度1016/cm3)～4×10-10秒(電子濃度1020/cm3)。由于因漂移電場引起的載流子收集所需要的時間大致是10-11秒的數(shù)量級，故可知幾乎不受復合的影響。
(2)是因本征區(qū)中的少數(shù)載流子的擴散而被上述擴散層收集的機理。電子的擴散系數(shù)Dn是10～30cm2/秒。另一方面，電子的壽命τn是3×10-5～1×10-9秒。電子的平均擴散長度1d由電子的擴散系數(shù)Dn和電子的壽命τn的積的平方根給出。
這樣求出的平均擴散長度1d為1μm(空穴濃度為1020/cm3時)至300μm(空穴濃度為1016/cm3時)的范圍。從鈾或釷放出的α粒子的能量大多是4～5MeV的范圍。具有5MeV的注入能量的α粒子的行程約為23μm。因而，如果襯底是p型的，該p型襯底的硼濃度是1016/cm3的話，則由于α粒子而產(chǎn)生的電子通過擴散而被上述擴散層而收集。此外，如果p型襯底的硼濃度是1020/cm3的話，則在比擴散層深1μm以上的地方被α粒子產(chǎn)生的電子的大部分被復合，不會因擴散而被收集。
其次，說明由于多數(shù)載流子的流動而產(chǎn)生的電場因加速少數(shù)載流子向擴散層的收集的漏斗效應而被擴散層收集的機理、即(3)的機理。如果被α粒子生成的電子-空穴對因施加在耗盡層中的電場而分離，則因分離了的電子和空穴而產(chǎn)生偶極(dipole)電場。由于偶極電場減弱迄今為止施加在耗盡層上的電場，故耗盡層的一部分深入到襯底內(nèi)部，產(chǎn)生電壓降。由于深入到襯底內(nèi)部的電場之故，在襯底內(nèi)部因α粒子而產(chǎn)生的少數(shù)載流子被襯底表面的擴散層所收集。
為了防止因α粒子而產(chǎn)生的軟錯誤，迄今為止提出了各種阱結構。形成了對于少數(shù)載流子來說成為勢壘的高濃度雜質(zhì)層，使襯底內(nèi)部產(chǎn)生的少數(shù)載流子達不到在半導體集成電路的襯底表面附近形成的集成電路。在以高能量注入離子后通過熱處理實現(xiàn)了這些高濃度雜質(zhì)層，但由于在該方法中雜質(zhì)層的厚度是不充分的，故近年來開始將pon p-(p-上的p)晶片、p on p+(p+上的p)晶片和p on p++(p++上的p)晶片等的外延晶片作為襯底的材料來使用。在這些外延晶片上形成的襯底(以下分別稱為p on p-襯底、p on p+襯底和p onp++襯底)備有在從晶錠(ingot)上切下的半導體的襯底單晶上外延生長的半導體表面層，而半導體襯底的雜質(zhì)濃度分別是p-、p和p++。參照圖39說明使用這些晶片形成的半導體集成電路的襯底的結構。
圖39是示出現(xiàn)有的p on p-襯底、p on p+襯底或p on p++襯底的剖面結構的典型圖。在p型的半導體襯底層、即襯底單晶102上形成了p型的半導體表面層、即外延層101。在本說明書中，所謂半導體表面層，是由位于半導體襯底的表面并形成集成電路的、具有單一晶向的單晶構成的層。此外，所謂半導體襯底層，是成為半導體表面層的直接的生長母體并起到確定半導體表面層的晶向的作用的單晶構成的層。該半導體表面層是象外延層和晶片的襯底單晶那樣的具有大致均勻的雜質(zhì)濃度的層，與通過擴散等在結晶形成后添加了雜質(zhì)的層(阱等)不同。
p on p-襯底、p on p+襯底和p on p++襯底的差別在于p型襯底單晶102的雜質(zhì)濃度的差別。以下的雜質(zhì)濃度的區(qū)分是為了方便起見，不是一般性的，而是根據(jù)與本申請的發(fā)明的效果的關系來定義的。各襯底單晶的雜質(zhì)濃度在p-層中是1015/cm3以上和不到1018/cm3，在p+層中是1018/cm3以上和不到1020/cm3，在p++層中是1020/cm3以上。
如果使用這些襯底結構，則由于對于電子來說成為勢壘的層位于半導體表面層的下部，即外延層的下部，故預期抗軟錯誤的性能得到增強，但實際上不是如此。這是因為，被擴散層收集的電荷量與被漏斗收集的電荷量大致相等。這意味著，由α粒子產(chǎn)生的少數(shù)載流子在比利用高濃度雜質(zhì)層中的俄歇復合而消失的時間短的時間內(nèi)因漏斗效應而朝向擴散層被收集。因而，由于即使應用p on p+襯底和p onp++襯底，也不能預期所產(chǎn)生的載流子因俄歇復合而消失的效果，故不能使朝向擴散層的電荷收集量減少。
如果，半導體表面層的膜厚相同，則少數(shù)載流子容易流向背面的pon p-襯底與p on p+襯底相比，朝向襯底表面的擴散層的被收集的電荷量少。這意味著從少數(shù)載流子來看，半導體表面層下的p+層，不管是朝向襯底表面方向，還是朝向背面方向，都成為勢壘。如果從電子來看，p-層與p+層相比勢壘低，則容易流向背面。因此，p on p-晶片與p on p+晶片相比，抗軟錯誤的性能增強。通過以上的考察，相對于軟錯誤來說，如果忽略缺陷密度的差別，則p on p-襯底是有效的。
其次，關于半導體存儲單元的誤操作的第2個原因、即鎖定進行說明。所謂鎖定，是由于在襯底表面上形成CMOS器件時寄生而形成的可控硅的工作引起的CMOS器件的誤操作。
參照圖40說明鎖定的機理。圖40是表示CMOS晶體管的剖面結構的一例的典型圖。圖40的CMOS晶體管中，在p型襯底103中設置n阱104，進行鄰接的導電型不同的晶體管的分離。已知在這樣的CMOS晶體管中存在橫向的npn寄生雙極型晶體管Q1和縱向的pnp寄生雙極型晶體管Q2。在圖41中示出在該結構中產(chǎn)生的寄生電路的等效電路。RP1RP2表示在襯底103中產(chǎn)生的電阻，RN1、RN2表示在n阱104中產(chǎn)生的電阻。由兩個寄生雙極型晶體管Q1、Q2和這些電阻RP1、RP2RN1、RN2構成的寄生電路成為鎖定的原因。作為引起鎖定的主要原因，可考慮在輸入端子105和輸出端子106處的電壓VIN、VOUT的上沖(overshoot)和下沖(undershoot)、內(nèi)部穿通(punchthrough)和雪崩(avalanche)倍增、寄生MOS晶體管的漏泄電流等。這里，關于輸入端子105和輸出端子106處的電壓VIN、VOUT的上沖和下沖進行說明。
參照圖42，關于在輸出端子106的電壓上沖了的情況下的CMOS晶體管的工作進行說明。通常，從電源端子108將電源電壓VDD施加到n阱104上，從接地端子107將接地電壓VSS施加到p型襯底103上。在該狀態(tài)下，如果輸出端子106的電壓VOUT因某種原因上升到電源電壓VDD(上沖overshoot)以上，則由與輸出端子106連接的p+區(qū)和n阱104構成的pn結被正向偏置，故大量的空穴從該p+區(qū)注入到n阱104。由于由n阱104和p型襯底103形成的pn結被反向偏置，故該空穴被聚集于該pn結，流向p型襯底103中，成為多數(shù)載流子電流。由于該多數(shù)載流子電流流入到在p型襯底103的表面或背面設置的接地端子107，故在p型襯底103的內(nèi)部引起歐姆電壓降。結果，由與接地端子107連接的n+區(qū)和p型襯底103和n阱104構成的橫向寄生雙極型晶體管的發(fā)射極-基極間被正向偏置，橫向晶體管導通。流過橫向晶體管的電子電流在n阱104的內(nèi)部成為多數(shù)載流子，引起歐姆電壓降，使得縱向雙極型晶體管的基極-發(fā)射極間更加正向偏置。如果該正反饋足夠強的話，就引起鎖定，使大電流從輸出端子106流向接地端子107。
另一方面，在輸出端子106的電壓下沖的情況下，等效電路變?yōu)閳D43所示的那樣。除了注入到兩個寄生雙極型晶體管Q1、Q2的基極的載流子是電子以外，基本的機理與上述的上沖的情況相同。
如果將以上所述進行歸納的話，則通過CMOS器件中的兩個寄生雙極型晶體管Q1、Q2的收集極電流互相流過對方的晶體管的發(fā)射極-基極間RN1、RP1使發(fā)射極-基極間呈正向偏置，這樣就引起鎖定。
從以上的考察可知，為了防止鎖定，或是減少p型襯底103的歐姆電壓降，或是減少n阱104中的歐姆電壓降都是有效的。因此，將p型襯底103的深的部分作成p+層或p++層，即p on p+襯底和p onp++襯底，對于防止鎖定是有效的結構。
接著，參照圖44說明作為半導體存儲單元的誤操作的第3個原因舉出的ESD(靜電放電)。為了防止在輸入端子處的電壓的下沖，有時在雜質(zhì)濃度高的p型襯底110上形成p半導體表面層111，在該半導體表面層111上形成元件112。與圖44的半導體襯底110連接的外部電路113是人體與芯片的輸入輸出端子114接觸時的人體的等效電路。根據(jù)模擬，在使用外延晶片作為外延襯底110的情況下，與使用以Czochralski法制造的晶片的襯底(以下稱為CZ襯底)相比，抗ESD的性能下降?？笶SD的性能的下降起因于，由于外延襯底110的襯底電阻Rsub比CZ襯底低，故寄生雙極型晶體管(npn橫向)難以工作，電極的電壓被保持于較高的值。由于電極的電壓保持于較高的值，元件內(nèi)部的電場變高，晶格的溫度也變高。如果晶格溫度變成高于半導體襯底110的熔點的溫度，則元件熔融而損壞。因而，從抗ESD的性能的觀點來看，p on p-襯底比p on p+襯底好。
以上說明了集成電路產(chǎn)生誤操作的三個原因，即軟錯誤、鎖定、ESD。在表1中歸納了對于防止這幾種現(xiàn)象有效的襯底結構。表1
人們希望用一種襯底結構對上述的全部現(xiàn)象都有效，但從表1可知，哪一種襯底結構也不能同時全部防止軟錯誤、鎖定、ESD的現(xiàn)象。近年來，之所以將具有形成p on p+襯底或p on p-襯底等用的外延層的外延晶片、而不是CZ襯底、用于集成電路的批量生產(chǎn)中的原因，除了外延晶片具有抑制以上所述的3種誤操作的作用以外，還有以下的2個原因。第一個原因是，外延晶片與CZ晶片相比，與熱氧化膜的耐壓具有強相關性的由晶體產(chǎn)生的粒子(Crystal OriginatedParticles，以下稱為COP)及流圖形缺陷(Flow Pattern Defect，以下稱為FPD)等的微小的缺陷密度較少，故熱氧化膜的耐壓高。如果將熱氧化膜的耐壓作為合格率來考察，則可知COP及FPD的密度越小，合格率越高。第二個原因是，為了提高合算性(payability)，在批量生產(chǎn)的集成電路中使用口徑為300mm的晶片是不可缺少的，但用CZ晶片制成具有300mm的口徑的、COP及FPD的缺陷密度小的晶片是困難的，與外延晶片相比成本變高。即，可得出這樣的結論在300mm以上的大口徑的晶片中，從質(zhì)量和成本的方面來看，外延晶片較為優(yōu)越。
如以上所說明的那樣，在使用現(xiàn)有的半導體集成電路的襯底制造的半導體存儲器或存儲器和邏輯電路混合裝載的集成電路中，由于在一個襯底中形成象存儲單元部、邏輯電路部和輸入輸出部那樣的重視耐受不同的現(xiàn)象的性能的電路部，故存在下述問題即使采用p on p-結構、p on p+結構和p on p++結構中的任一種結構作為半導體集成電路的襯底的結構，也不能容易地同時得到所希望的抗軟錯誤、鎖定、ESD等的全部的不同現(xiàn)象的性能。
本發(fā)明是為了解決以上的問題而完成的，其目的在于提供這樣一種半導體集成電路的襯底，使用該襯底能容易地制造抗軟錯誤、鎖定、ESD等全部現(xiàn)象的性能強的半導體存儲器或混合裝載了存儲器和邏輯電路的裝置，其目的還在于即使對于具有阱的半導體集成電路的襯底也可提高抗軟錯誤的性能。
與本發(fā)明的第1方面有關的半導體集成電路的襯底的特征在于，具備第1半導體襯底層，它由具有單一的晶向并在整個體內(nèi)具有大致均勻的第1雜質(zhì)濃度的襯底單晶構成；第2半導體襯底層，它由下述的單晶構成，該單晶在所述第1半導體襯底層上形成，具有與所述第1半導體襯底層相同的晶向，具有第2雜質(zhì)濃度，還具有與所述第1半導體襯底層相同的導電型；第1半導體表面層，它是下述的一種單晶，該單晶直接在所述第1半導體襯底層上形成，具有與所述第1半導體襯底層相同的晶向，在整個體內(nèi)具有大致均勻的第3雜質(zhì)濃度，還具有與所述第1半導體襯底層相同的導電型，該第1半導體表面層用于形成由多個半導體元件構成的第1電路部；以及第2半導體表面層，它是下述的一種單晶，該單晶直接在所述第2半導體襯底層上形成，具有與所述第2半導體襯底層相同的晶向，在整個體內(nèi)具有大致均勻的第4雜質(zhì)濃度，還具有與所述第2半導體襯底層相同的導電型，該第2半導體表面層用于形成由多個半導體元件構成的與所述第1電路部功能不同的第2電路部，所述第1雜質(zhì)濃度與所述第2雜質(zhì)濃度不同。
與本發(fā)明的第2方面有關的半導體集成電路的襯底的特征在于在本發(fā)明的第1方面的半導體集成電路的襯底中，所述第1半導體表面層是外延晶片的外延層，而且所述第1半導體襯底層是所述外延晶片的襯底單晶。
與本發(fā)明的第3方面有關的半導體集成電路的襯底的特征在于在本發(fā)明的第2方面的半導體集成電路的襯底中，在設置于所述外延晶片中的槽中形成所述第2半導體襯底層和第2半導體表面層，所述第2半導體襯底層是外延層。
與本發(fā)明的第4方面有關的半導體集成電路的襯底的特征在于，具備第1半導體表面層，它是具有單一的晶向并在整個體內(nèi)具有大致均勻的第1雜質(zhì)濃度的單晶，該第1半導體表面層用于形成由多個半導體元件構成的第1電路部；第2半導體表面層，它是下述的一種單晶，該單晶具有與所述第1半導體表面層相同的晶向，具有與所述第1半導體表面層相同的導電型，還在整個體內(nèi)具有大致均勻的第2雜質(zhì)濃度，該第2半導體表面層用于形成由多個半導體元件構成的與所述第1電路部功能不同的第2電路部；以及半導體襯底層，它是下述的一種襯底單晶，該襯底單晶具有與所述第1和第2半導體表面層相同的晶向，具有與所述第1和第2半導體表面層相同的導電型，還在整個體內(nèi)具有大致均勻的第3雜質(zhì)濃度，成為所述第1和第2半導體表面層的形成襯底，該半導體襯底層具有高度互不相同的第1臺階主面和第2臺階主面，所述第1半導體表面層直接在所述第1臺階主面上形成，所述第2半導體表面層直接在所述第2臺階主面上形成，所述第3雜質(zhì)濃度與所述第1和第2雜質(zhì)濃度的任一濃度都不同。
與本發(fā)明的第5方面有關的半導體集成電路的襯底的特征在于在本發(fā)明的第4方面的半導體集成電路的襯底中，所述第1半導體表面層是外延晶片的外延層，而且所述第1半導體襯底層是所述外延晶片的襯底單晶。
與本發(fā)明的第6方面有關的半導體集成電路的襯底的特征在于在本發(fā)明的第5方面的半導體集成電路的襯底中，所述第2臺階主面是從所述外延晶片的所述外延層開挖形成的槽的底面。
與本發(fā)明的第7方面有關的半導體集成電路的襯底的特征在于在本發(fā)明的第5方面的半導體集成電路的襯底中，所述第2臺階主面是在從所述外延晶片的表面開挖形成的槽的底面上新形成的外延層的上表面。
與本發(fā)明的第8方面有關的半導體集成電路的襯底是在本發(fā)明的第1至第7方面的半導體集成電路的襯底中，還具備用于確定應形成所述第1電路部和所述第2電路部的部位的對準標記。
與本發(fā)明的第9方面有關的半導體集成電路的襯底的特征在于，具備半導體襯底層，它由具有單一的晶向并在整個體內(nèi)具有大致均勻的第1雜質(zhì)濃度的單晶構成；以及半導體表面層，它直接在所述半導體襯底層上形成，它由具有與該半導體襯底層相同的導電型和相同的晶向并具有阱的單晶構成，所述半導體表面層包含夾在所述阱和所述半導體襯底層之間的規(guī)定的部分區(qū)域，所述規(guī)定的部分區(qū)域具有比所述第1雜質(zhì)濃度低而且成為在所述半導體表面層中最低的第2雜質(zhì)濃度，具有大致2微米以上的厚度。
與本發(fā)明的第10方面有關的半導體集成電路的制造方法的特征在于，包括下述工序準備外延晶片的工序，該外延晶片具有襯底單晶、在該襯底單晶上直接形成的第1外延層和在該第1外延層上形成的絕緣膜；在所述外延晶片中形成開口部的大小互不相同的第1和第2槽的工序；在所述第1和第2槽中以不填滿所述第1和第2槽的厚度形成第2外延層的工序；在所述外延晶片的整個面上以填滿所述第1槽而且不填滿所述第2槽的厚度形成第3外延層的工序；除去位于所述第3外延層中的除所述第1和第2槽以外的層、同時使所述第3外延層的表面平坦化以便與所述第1外延層的表面大體對齊的工序；以及以所述第2槽為基準形成半導體集成電路的工序。
圖1是表示在實施例1的半導體集成電路的襯底上形成的半導體存儲器的平面結構的概念圖。
圖2是表示圖1中的A-A’線的剖面結構的典型圖。
圖3是表示實施例1的半導體集成電路的襯底的一制造工序中的半導體集成電路的襯底的剖面結構的典型圖。
圖4是表示實施例1的半導體集成電路的襯底的一制造工序中的半導體集成電路的襯底的剖面結構的典型圖。
圖5是表示實施例1的半導體集成電路的襯底的一制造工序中的半導體集成電路的襯底的剖面結構的典型圖。
圖6是表示實施例1的半導體集成電路的襯底的一制造工序中的半導體集成電路的襯底的剖面結構的典型圖。
圖7是表示實施例1的半導體集成電路的襯底的一制造工序中的半導體集成電路的襯底的剖面結構的典型圖。
圖8是表示實施例1的半導體集成電路的襯底的一制造工序中的半導體集成電路的襯底的剖面結構的典型圖。
圖9是表示實施例1的半導體集成電路的襯底的一制造工序中的半導體集成電路的襯底的剖面結構的典型圖。
圖10是表示實施例1的半導體集成電路的襯底的一制造工序中的半導體集成電路的襯底的剖面結構的典型圖。
圖11是表示實施例2的半導體集成電路的襯底的剖面結構的典型圖。
圖12是表示實施例3的半導體集成電路的襯底的剖面結構的典型圖。
圖13是表示作為模擬對象的結構的斜視圖。
圖14是表示圖13中示出的結構中的收集電荷量的時間依存性的模擬結果的圖。
圖15是表示電荷收集時的深度方向的電位分布的模擬結果的圖。
圖16是表示實施例4的半導體集成電路的襯底的一制造工序的剖面圖。
圖17是表示實施例4的半導體集成電路的襯底的一制造工序的剖面圖。
圖18是表示實施例4的半導體集成電路的襯底的一制造工序的剖面圖。
圖19是表示實施例4的半導體集成電路的襯底的一制造工序的剖面圖。
圖20是表示實施例4的半導體集成電路的襯底的一制造工序的剖面圖。
圖21是表示實施例4的半導體集成電路的襯底的一制造工序的剖面圖。
圖22是表示半導體集成電路的襯底的剖面結構的一例的典型圖。
圖23是表示半導體集成電路的襯底的剖面結構的另一例的典型圖。
圖24是表示半導體集成電路的襯底的剖面結構的另一例的典型圖。
圖25是表示半導體集成電路的襯底的剖面結構的另一例的典型圖。
圖26是用于說明集成電路的剖面結構的典型圖。
圖27是表示對于圖26的半導體集成電路的襯底的B-B線剖面在深度方向的電位的圖。
圖28是表示實施例5的半導體集成電路的襯底的剖面結構的一例的典型圖。
圖29是表示模擬中使用的半導體集成電路的襯底的深度方向的硼分布的圖。
圖30是表示圖28中示出的結構中的收集電荷量的時間依存性的模擬結果的圖。
圖31是表示半導體襯底層和半導體表面層的邊界處的硼濃度和深度的關系的圖。
圖32是表示用于剛形成退減阱(retrograde well)的離子注入后的硼濃度分布的圖。
圖33是表示從圖32的狀態(tài)起剛進行了用于形成溝道斷開層(chanell cut layer)的離子注入后的硼濃度分布的圖。
圖34是表示從圖33的狀態(tài)起剛進行了熱擴散后的硼濃度分布的圖。
圖35是表示剛進行了用于形成熱擴散阱的離子注入后的硼濃度分布的圖。
圖36是表示從圖35的狀態(tài)起剛進行了熱擴散后的硼濃度分布的圖。
圖37是表示從圖36的狀態(tài)起剛進行了用于形成溝道斷開層的離子注入后的硼濃度分布的圖。
圖38是表示使用了比圖37的外延層厚的外延層時的熱擴散阱的硼濃度分布的圖。
圖39是表示現(xiàn)有的p on p-襯底、p on p+襯底或p on p++襯底的剖面結構的典型圖。
圖40是表示CMOS晶體管的剖面結構的一例的典型圖。
圖41是用于說明圖40的CMOS晶體管的工作的等效電路圖。
圖42是用于說明圖40的CMOS晶體管的工作的等效電路圖。
圖43是用于說明圖40的CMOS晶體管的工作的等效電路圖。
圖44是用于說明ESD的概念圖。
圖45是表示半導體集成電路的襯底與集成電路的關系的平面圖。
實施例1本發(fā)明的實施例1的半導體集成電路的襯底在一片半導體集成電路的襯底中包含p on p-結構和p on p+結構的組合那樣的多個不同的結構。而且，這些結構的配置成為能容易地實現(xiàn)元件或集成電路應實現(xiàn)的抗外部影響的性能的結構的位置對應于集成電路的各電路部的襯底上的位置那樣的配置。
因此，與以往相比，在一個集成電路中容易地得到高水準的抗軟錯誤、鎖定和ESD的性能。
圖1是表示在實施例1的半導體集成電路的襯底上形成的半導體存儲器的平面結構的概念圖。圖1的半導體存儲器的特征在于，在存儲單元部和輸入輸出部中應用了p on p-結構，在邏輯部中應用了p onp+結構。
從平面的角度看，在縱向為15mm、橫向為20mm的長方形的襯底3上形成了圖1的半導體存儲器。一個襯底3對應于圖45中示出的晶片1中的一個區(qū)域2。在襯底3的中央配置了存儲單元部5。在存儲單元部5的周圍配置了邏輯部6。再者，在邏輯部6的外圍配置了輸入輸出部8，在輸入輸出部8的區(qū)域中設有輸入輸出端子7。在存儲單元部5的區(qū)域的四角和在輸入輸出部8的區(qū)域內(nèi)襯底3的四角配置了對準標記9。再有，在圖1中，雖然在邏輯部6中沒有配置對準標記，但當然也可以在邏輯部6中配置對準標記。
圖2是表示沿圖1中的A-A’線進行切割時的襯底3的剖面結構的典型圖。圖2的上下方向表示襯底3的厚度，在這里設定為700μm。
在相當于半導體襯底層的襯底單晶10(p-)上形成了相當于半導體表面層的外延層11(p層)。在相當于半導體襯底層的外延層12(p+)上形成了相當于半導體表面層的外延層13(p層)。
在圖1的集成電路的各部分中誘發(fā)誤操作的現(xiàn)象中最大的主要原因分別是，在存儲單元部5中是軟錯誤，在邏輯部6中是鎖定，在輸入輸出部8中是ESD。
如果參照表1，則由于在存儲單元部5和輸入輸出部8中使用了pon p-結構，在邏輯部中使用了p on p+結構，故該集成電路能發(fā)揮高的抗軟錯誤、鎖定和ESD的性能。再有，關于邏輯部6，由于在抗鎖定性能方面希望襯底中的歐姆電壓降小，故在雜質(zhì)濃度低的襯底單晶10(半導體襯底層)上形成雜質(zhì)濃度高的外延層12(半導體襯底層)，使襯底電阻下降。再有，構成存儲單元部5等電路部的晶體管等的元件數(shù)不是2個、3個那樣的小的數(shù)目，而是幾千、幾萬或者更大的數(shù)目，由于半導體表面層(外延層11、13)的雜質(zhì)濃度在整個層內(nèi)大體均勻，故對于各電路部的各構成元件容易作成所預期的性能。
因為該襯底3的各半導體表面層在其表面是相同的材料并具有相同的單一晶向的單晶這方面是共同的，故在外形方面沒有用于區(qū)分各半導體表面層的標記。在制造工序中，從圖45中示出的晶片切出多個襯底3，但此時表示襯底3的配置位置的標記是必要的。在實施例1的半導體集成電路的襯底3中，外延層11、13必須對應于應形成各電路部(存儲單元部5等)的位置來配置，因此在制造時的掩模的位置重合變得重要。實施例1的半導體集成電路的襯底在其剖面處具有不同的雜質(zhì)濃度，但由于在表面上只顯現(xiàn)出用相同材料構成的半導體表面層，沒有臺階差，故掩模的位置重合變得困難。
為了解決該位置重合的困難，在從上方看襯底3的平面上形成對準標記9，以便準確地識別外延層11、13，精確地進行掩模重合。
接著參照圖3～圖10說明具有圖2中示出的結構的半導體集成電路的襯底的制造工序的一例。在圖3～圖10中，(a)中表示將圖2中的區(qū)域ar1放大后的圖，(b)中表示相當于圖2的剖面的典型圖。首先，準備在p-的襯底單晶10上生長了約10微米的p型的外延層11的外延晶片。在外延層11上形成約0.05微米的厚度的絕緣膜23后，用經(jīng)圖形刻蝕的掩模覆蓋該絕緣膜23，以刻蝕方式除去絕緣膜23、半導體表面層22和襯底單晶10的一部分，形成圖3中示出的槽24a、24b。槽24a的寬度約為3mm，被槽24a(邏輯部6)包圍的存儲單元部5的形成區(qū)域的寬度約為12mm。槽24b的平面形狀有1微米見方的大小。應形成輸入輸出部8的區(qū)域的寬度約為1mm。
如圖4所示，用CVD法生長約110微米的包含高濃度硼的p+層、即外延層27。由于槽24a的寬度寬，槽24b的寬度窄，在槽24a的底部形成的外延層27a(半導體襯底層)的厚度約為105微米，而在槽24b中形成的外延層27b的厚度例如約為80微米。即，槽24b中形成的外延層27b的厚度比外延層27a的厚度薄。這是因為，由于槽24a與槽24b相比氣體容易進入槽的內(nèi)部，故槽24a的外延層27a的生長速度較快。
其次，利用各向同性刻蝕除去在絕緣膜23上及槽24a、24b的側壁上形成的外延層27(參照圖5)。
其次，使用CVD裝置形成p層、即外延層28。如圖6所示，由于槽24a存在的場所大致被填埋而成為外延層12，故位于外延層12上的外延層28的表面大致成為水平的表面。但是，由于槽24b未被填埋，留下窄而深的孔，故在槽24b中外延層28呈現(xiàn)反映該孔的形狀的外觀。
在半導體集成電路的襯底3的整個面上形成覆蓋形成了槽24a的區(qū)域的、具有約1微米的厚度的抗蝕劑。如圖7所示，雖然留下經(jīng)圖形刻蝕的抗蝕劑29，但在該圖形刻蝕時槽24b成為基準。由于外延層28在其表面上幾乎沒有臺階差，只存在對準標記9，故可實現(xiàn)高精度的對準。
以抗蝕劑29作為掩模進行各向異性刻蝕，以刻蝕方式除去半導體表面層28的一部分(參照圖8)。在刻蝕后在絕緣膜23上留下約0.01微米的外延層28。
除去抗蝕劑29，利用化學機械拋光，如圖9所示，對位于絕緣膜23上的外延層28進行切削使其平坦化。被切削后的外延層28的厚度約為5微米。
通過除去絕緣膜23，可形成與具有圖2中示出的剖面結構的半導體集成電路的襯底3結構相同的襯底。
再者，為了在半導體集成電路的襯底3上形成半導體集成電路，在半導體集成電路的襯底的整個面上形成例如具有約0.01微米的厚度的氧化膜30。其后，在氧化膜30上形成具有約1微米的厚度的抗蝕劑31(參照圖10)，對該抗蝕劑31進行圖形刻蝕。在圖形刻蝕時，可利用槽24b的臺階差進行高精度的掩模重合，以使在半導體襯底上應形成的各電路部與外延層11、28的位置關系一致。這樣，就可制造下述的半導體集成電路的襯底，其中位于應形成集成電路的各電路部的第1和第2半導體表面層下的半導體襯底層的雜質(zhì)濃度適合于各電路部的功能。例如在圖10的外延層11、28中和在其上形成晶體管、元件分離、阱等的器件結構，而圖中未示出。
再有，在圖3～圖10的說明中，關于在存儲單元部5中形成對準標記9的情況進行了說明，但該對準標記也可以位于除存儲單元部5、邏輯部6和輸入輸出部8等各電路部之外的位置上。
此外，在圖2的說明中，以p on p-結構為基底形成了p on p+結構，但例如也可以以p on p+結構為基底形成p on p-結構來使用。此外，也可以使用p on p++結構來代替p on p+結構。
此外，外延層11、22與外延層13、28的厚度的關系不限于圖2～圖10中已說明的關系，與厚度厚薄無關，都可得到上述的效果。
圖1中示出的電路配置是一例，即使是其它的電路配置，如果將上面已說明的結構應用于各個電路功能的其他電路配置，也可得到同樣的效果。
此外，在上述實施例中，說明了2個外延層11、13都是p層的情況，但即使是相同的p層，雜質(zhì)濃度可以不同，也可以相同，在任一種情況下都可得到上述實施例的效果。
實施例2實施例2的半導體集成電路的襯底是p on p++襯底，在輸入輸出部8的形成區(qū)域中包含p+層作為半導體襯底層。輸入輸出部8的形成區(qū)域的寬度約為1mm，邏輯部6的形成區(qū)域的寬度約為3mm，而且存儲單元部5的形成區(qū)域的寬度約為12mm。
因此，與以往相比，在一個集成電路中容易地得到高水準的抗軟錯誤、鎖定和ESD的性能。
圖11是表示在實施例2的半導體集成電路的襯底的剖面結構的典型圖。在圖11中，201是具有約700微米的厚度的p++層、即襯底單晶，202是在襯底單晶201上形成的、從槽的底面起生長了約100微米的厚度的外延層(p+層)，203是在襯底單晶201上以約7微米的厚度或在外延層202上以3微米的厚度生長的外延層(p層)。該外延層202相當于半導體襯底層，外延層203相當于半導體表面層。再有，在實施例2的半導體集成電路的襯底中，半導體表面層與半導體襯底層的雜質(zhì)濃度不同。
作為該集成電路的襯底的結構，在存儲單元部5和邏輯部6中使用了p on p++結構。通過采用這樣的結構，在存儲單元部5中，由于利用注入的α線產(chǎn)生的電子的大部分在含有高濃度的硼的外延層201(p++層)中與空穴復合，故電子通過擴散或漂移到達襯底表面的數(shù)目與p on p+襯底相比少很多。此外，在邏輯部6中，由于外延層201是p++層，襯底中的歐姆電壓降變小，故與使用p on p+襯底的情況相比可抑制鎖定。
此外，在輸入輸出部8中成為問題的抗ESD的性能，由于襯底電阻下降，故圖40中示出的寄生雙極型晶體管(npn橫向)難以工作，電極的電壓保持于更高的值。
在這里示出的輸入輸出部8中，由于將外延層203(p層)和襯底單晶201(p++層)的一部分替換為比p++層電阻高的p+層(外延層202)，故抗ESD的性能提高。這種替換是這樣來進行的使用在p++襯底單晶上形成了p型外延層的外延晶片，在該外延晶片中挖槽形成p+外延層，再在其上生長p型外延層。
再有，即使將p+層、即外延層202替換為電阻更高的p-層，也能得到與上述實施例2同樣的效果。
實施例3實施例3的半導體集成電路的襯底是p on p-襯底，在存儲單元部5和邏輯部6的形成區(qū)域中包含p++層或p+層作為半導體襯底層。
因此，與以往相比，在一個集成電路中容易地得到高水準的抗軟錯誤、鎖定和ESD的性能。
圖12是表示在實施例3的半導體集成電路的襯底的剖面結構的典型圖。在圖12中，211是具有約700微米的厚度的p-層、即襯底單晶，212是在襯底單晶211上形成的、從槽的底面起生長了約50微米的厚度的外延層(p++層)，213是在襯底單晶211上以約7微米的厚度或在外延層212上以5微米的厚度生長的外延層(p層)。該外延層212相當于半導體襯底層，外延層213相當于半導體表面層。
在存儲單元部5和邏輯部6中埋入外延層212(p++層)。通過采用這樣的結構，由于由注入的α線產(chǎn)生的電子的大部分在含有高濃度的硼的p++層中與空穴復合，故與p on p-襯底相比電子難以到達襯底表面，難以發(fā)生軟錯誤。
在邏輯部6中，由于外延層212是p++層，襯底中的歐姆電壓降變小，故與直接使用p on p-襯底相比可抑制鎖定。再有，作為p++層即使將以上已說明的外延層212替換為p+層也可得到同樣的效果。
此外，在輸入輸出部8中，由于使用p on p-結構，故襯底單晶的電阻變高。于是，圖40中示出的寄生雙極型晶體管(npn橫向)容易工作，結果，電極電壓不會保持于原有的高的電平，故抗ESD的性能增強。
再有，在上述實施例1～3中，在襯底單晶上形成的半導體襯底層是外延層，但也可用離子束等在襯底單晶中注入雜質(zhì)形成濃度不同的層，在進行了這樣的處理的襯底單晶上外延生長p層，也可得到與上述實施例1～3效果相同的襯底。
實施例4實施例4的半導體集成電路的襯底的特征在于，例如在圖1中示出的半導體襯底中，在存儲單元部5、邏輯部6和輸入輸出部8之間，根據(jù)部位的不同，p on p+結構、p on p-結構和p on p++結構的半導體表面層(p型外延層)的厚度不同。
在說明本發(fā)明的實施例4的半導體集成電路的襯底之前，使用模擬結果說明作為實施例4的背景的現(xiàn)象。圖13是表示用于模擬在p onp+結構中注入0.25個α粒子時的收集電荷量的結構的斜視圖。在圖13的結構中，在p+型襯底單晶(以下稱為p+層)40上施加OV的電壓，在p+層40上形成p型單晶(以下稱為p層)41，在p層41的一部分上形成的n-擴散層42上施加3V的電壓。再有，在進行由α線引起的軟錯誤模擬時，必須正確地計算由α線生成的電子的3維擴展。在模擬中之所以注入0.25個α粒子，是為了節(jié)約計算時間，是打算把分析區(qū)域(進行模擬的區(qū)域)取得小一些。由于與注入1個α粒子的情況相比，假定注入0.25個α粒子的做法使半導體襯底中生成的電子的擴展較窄，故分析區(qū)域可取得小。在該模擬中，由于將α線注入到分析區(qū)域的邊緣，故可只模擬4次對稱的分析區(qū)域的1/4部分。于是，注入1個α粒子時的收集電荷量為該模擬結果的4倍。
在圖13的狀態(tài)、即對擴散層42施加3V、對p+層41施加OV的狀態(tài)下，在擴散層42的中央附近沿垂直方向(用箭頭46示出的方向)只注入0.25個α粒子。模擬由α粒子產(chǎn)生的少數(shù)載流子怎樣被在半導體集成電路的襯底表面形成的擴散層42收集的情況。進行模擬的結構是下述的三種結構p層41的膜厚(用箭頭45示出)分別是5微米、7微米的p on p+結構和硼濃度為一定的CZ襯底。如果按照模擬的結果，則收集電荷量越多的結構是抗軟錯誤的性能越差的結構。關于α粒子的注入能量為1MeV和5MeV的情況進行了模擬。再有，具有1MeV的注入能量的α粒子的行程約為5微米，具有5MeV的注入能量的α粒子的行程約為23微米。
在具有相同的硼濃度的p+層40的p on p+結構中，p層41、即應形成集成電路的半導體表面層的厚度越厚，抗軟錯誤的性能越強，但在MOS晶體管的源/漏擴散層的面積小的情況下容易確認這一點。上述的3維模擬結果顯示了厚度越厚，抗軟錯誤的性能越強。
圖14示出了在時刻0處注入了α粒子后的電荷收集量。整個電荷收集量在100ps時大致飽和。在100ps這樣短的時間內(nèi)被收集這一點顯示了耗盡層內(nèi)的漂移是電荷收集的支配機理。如果在結構間進行比較，則電荷收集量按具有厚度為5微米的半導體表面層的半導體集成電路的襯底(用實線表示)、具有厚度為7微米的半導體表面層的半導體集成電路的襯底(用點線表示)、CZ襯底(用虛線表示)的順序而變少。
參照圖15說明其原因。
圖15是示出了在α粒子注入后經(jīng)過了2ps的時刻的、擴散層42的正下方的電位的深度方向的分布的圖。厚度為5微米的半導體表面層內(nèi)的電位的表面方向的斜率比厚度為5微米的半導體表面層內(nèi)的的斜率大。因此，使用備有厚度為5微米的半導體表面層的外延襯底與使用備有厚度為7微米的半導體表面層的外延襯底相比，電荷收集量增多。CZ襯底內(nèi)的電位的斜率比外延襯底的的斜率小。因而，外延襯底與CZ襯底相比，電荷收集量增多。即，從模擬結果可知，CZ晶片與外延晶片相比，抗軟錯誤的性能增強，在外延晶片之間，半導體表面層厚的結構，抗軟錯誤的性能增強。
此外，α粒子的注入能量為1MeV的情況的電荷收集量之所以比5MeV的情況的電荷收集量多，是因為具有1MeV的注入能量的α粒子在半導體集成電路的襯底表面產(chǎn)生更多的電子-空穴對。
其次，根據(jù)


本發(fā)明的實施例4的半導體集成電路的襯底的結構和制造方法。
圖16～圖21是用于說明與實施例4有關的半導體集成電路的襯底的制造方法的剖面圖。首先，準備備有厚度均勻的外延層52的p onp+襯底(參照圖16)。在襯底單晶51上形成外延層52。襯底單晶51是p+層，外延層52是p層。
如圖17所示，使用經(jīng)圖形刻蝕的掩模，通過各向異性刻蝕除去位于形成輸入輸出部8的區(qū)域的襯底單晶51的一部分和外延層52，形成槽51a。
在半導體集成電路的整個襯底上進行外延生長，形成p型外延層53。此時，在槽51a的底面也將襯底單晶51作為母體生長外延層53(參照圖18)。例如，通過CMP使半導體集成電路的襯底表面平坦化，形成圖19所示的結構。在這里，形成了在外延層52上不殘留外延層53的結構，但也可在在外延層52上殘留外延層53。
通過各向異性刻蝕除去形成邏輯部6的區(qū)域內(nèi)的外延層52，如圖20所示進行圖形刻蝕，形成槽54。
以外延方式生長外延層55和外延層56，以便充填圖20的槽54。外延層55是p+層，外延層56是p層。其后，通過CMP使半導體集成電路的襯底表面平坦化，形成圖21所示的結構。圖中雖未示出，但在外延層52、53、56的表面上形成晶體管、元件分離、阱等器件結構。此外，在這些制造過程中，為了提高外延層52、53、56的形成位置的精度而使用對準標記，但由于在實施例1中已說明了使用對準標記的方法，故這里省略其說明。例如，在開挖圖17中示出的槽51a時，同時對用于對準標記的槽進行開口。然后，可通過以與圖3～圖5中示出的外延層12的形成條件相同的條件形成外延層53來形成對準標記。此外，例如在圖3～圖10的制造工序中，通過使襯底單晶10的雜質(zhì)濃度與外延層12的雜質(zhì)濃度相同，來得到實施例4的半導體集成電路的襯底。
如圖14和圖15的3維模擬結果所示。在晶體管的源/漏的擴散層的面積小的情況下，在p on p+襯底中濃度低的p型外延層(半導體表面層)的膜厚越厚，抗軟錯誤的性能越強。于是，使軟錯誤特別成為問題的存儲器部5的外延層52(p層)的厚度比邏輯部6的外延層56(p層)的厚度厚。此外，在鎖定特別成為問題的邏輯部6中，為了增強抗鎖定的性能，使襯底單晶51和外延層55的膜厚增加，以抑制半導體集成電路的襯底內(nèi)的歐姆電壓降。再者，在ESD特別成為問題的輸入輸出部8中，使電阻高的外延層53(p層)增厚，增大抗ESD的性能。
通過在半導體集成電路的襯底中作成上述這樣的結構，可形成抗軟錯誤、鎖定、ESD的性能都很強的集成電路。
再有，在圖16～圖21的存儲器部5和邏輯部6中使用了p on p+結構，但使用p on p++結構也可得到同樣的效果。此外，使用p onp-結構也可得到同樣的效果。
此外，也可將實施例4的結構與實施例1～3的結構的任一種組合起來使用。
此外，在實施例1～實施例4的半導體集成電路的任一種襯底中，也可作成對p on p+結構中的p+襯底單晶(半導體襯底層)摻了金的結構。
圖22和圖23是示出半導體集成電路的襯底的剖面結構的例子的典型圖。在圖22中，相當于半導體襯底層的襯底單晶60對應于圖2的襯底單晶10，相當于半導體襯底層的外延層61對應于圖2的外延層的12，其它與圖2符號相同的部分是相當于圖2的相同符號的部分。
此外，在圖23中，相當于半導體襯底層的襯底單晶62對應于圖21的襯底單晶51，相當于半導體襯底層的外延層63對應于圖21的外延層55，其它與圖21符號相同的部分是相當于圖21的相同符號的部分。襯底單晶62與襯底單晶51的不同點和外延層63與外延層55的不同點在于是否摻了金。
例如，如果以硅為主要材料形成了襯底單晶62，則在硅中摻金時，在禁帶的中央附近形成能級。該能級對于載流子來說成為俘獲能級。如果金的濃度變高，則襯底單晶60(p-層)、62(p+層)中的少數(shù)載流子的壽命與不摻金的情況相比顯著減少。于是，通過摻金，可進一步增強抗軟錯誤的性能。
再有，即使在外延晶片的半導體表面層的一部分中摻金，也能得到同樣的效果。
圖24和圖25是示出半導體集成電路的襯底的其它剖面結構的例子的典型圖。在圖24或圖25中，64～68是在半導體表面層中摻了金的區(qū)域，其它與圖2或圖21符號相同的部分表示相當于圖2或圖21的相同符號的部分。由于即使在半導體表面層的一部分的區(qū)域64～68中摻金，也能顯著地減少區(qū)域64～68(p層)中的壽命，故可增強抗軟錯誤的性能。
再有，即使使用除金以外的金屬、例如銀、銅、鉑等重金屬也可得到同樣的效果。
其次，就在埋入n層內(nèi)部、或埋入n層的周邊形成具有摻了金的集成電路用的襯底的使用方法進行說明。
圖26是用于說明集成電路的剖面結構的典型圖。由于在半導體集成電路的襯底表面形成多個元件，故利用元件分離膜69將這些元件分離開。在元件分離膜69的開口部中形成了雜質(zhì)濃度高的p阱70。在p阱70下形成了摻了金的埋入n層71。該埋入n層71在外延層72中形成，外延層72是在襯底單晶73(p+層)上利用外延生長而形成的。
外延層72和襯底單晶73構成了半導體襯底。此外，元件分離膜69、p阱70、摻了金的埋入n層71的任一個都是在外延層72的表面和內(nèi)部形成的。
圖27是示出對于用圖26的B-B線切割時的半導體集成電路的襯底的剖面在深度方向的電位的圖。在該圖中，用符號78表示的點線示出沒有埋入n層時的電位，用符號79表示的實線示出有埋入n層時的電位。箭頭74的范圍對應于p阱70，箭頭75的范圍對應于形成埋入n層73的位置，箭頭76的范圍對應于未形成外延層72中的p阱70和埋入n層73的位置，箭頭77的范圍對應于半導體襯底層、即襯底單晶73的位置。箭頭80的寬度表示沒有埋入n層時的電位的高度，箭頭81的寬度表示有埋入n層時的電位的高度。
如果α粒子進入半導體襯底，則產(chǎn)生電子-空穴對。在存在埋入n層的情況下，如果從電子的角度來看，埋入n層71中的電位是凹陷的，故有效的電位高度81比沒有埋入n層時的電位的高度80高。于是，有埋入n層71時抗軟錯誤的性能增強。在本發(fā)明中，由于埋入n層71中摻了金，故因埋入n層71中俘獲中心之故載流子被俘獲。于是，與不摻金的情況相比，抗軟錯誤的性能增強。
該襯底單晶73與外延層72的組合對應于上述實施例1～4中的襯底單晶10、21、201、211(半導體襯底層)與外延層11、22、203、213(半導體表面層)的組合，對應于外延層12、27、202、212(半導體襯底層)與半導體表面層13、28、203、213(半導體表面層)的組合，對應于襯底單晶51(半導體襯底層)與外延層52(半導體表面層)的組合，或外延層55(半導體襯底層)與外延層56(半導體表面層)的組合。
再有，使用除金以外的重金屬、例如銀、銅，也可得到同樣的效果。
此外，在上述的說明中，就在埋入n層71中摻了金的情況進行了說明，但也可設置在圖24或圖25中示出的、具有摻了金的區(qū)域64～68的p層，使其與沒有摻金的埋入n層的下方相接。再有，該摻了金的區(qū)域64～68沒有必要到達外延層11、13(半導體表面層)下的襯底單晶10、51及外延層12、55(半導體襯底層)。通過在埋入n層的下方設置包含摻了金的區(qū)域的p型外延層，與上述在埋入n層中摻金的情況相同，增強了抗能量高的α粒子引起的軟錯誤的性能。
此外，在上述實施例4中，說明了3個外延層52、53、56都是p層的情況，但即使是相同的p層，雜質(zhì)濃度可以不同，也可以相同，在任一種情況下都可得到上述實施例的效果。
實施例5實施例5的半導體集成電路的襯底是p on p+襯底、p on p++襯底或p on p-襯底，在該半導體表面層中具有形成了阱的結構。阱是在半導體襯底的一部分中形成的雜質(zhì)區(qū)。阱用于在一個半導體襯底中形成導電型不同的元件。也有在阱中形成其它阱的情況，在這種情況下，外側的阱與內(nèi)側的阱的導電型不同。阱是在包含制成晶體管的電極等的有源區(qū)的元件形成區(qū)的整個面中，從半導體襯底的表面朝向深度方向形成的雜質(zhì)層。因此，作為阱的形成方法，有(1)在進行了低能量的離子注入后，在高溫下進行長時間的熱擴散的方法，和(2)在進行了高能量的離子注入后，進行低溫短時間的熱擴散的方法。將利用(1)的方法形成的阱稱為熱擴散阱，將利用(2)的方法形成的阱稱為退減阱(retrograde well)，以下，就實施例5的半導體集成電路的襯底包含退減阱的情況進行說明。
圖28是示出實施例5的半導體集成電路的襯底的剖面結構的一例的典型圖。在p+型半導體襯底層、即襯底單晶82上的p型半導體表面層、即外延層83中形成了退減阱84。再者，在外延層83的表面附近形成了溝道斷開層(chanell cut layer)85。這里，所謂溝道斷開(溝道中止)層，指的是用于防止生成反轉(zhuǎn)層的層，該反轉(zhuǎn)層是產(chǎn)生表面漏泄電流的原因，在絕緣體·半導體界面經(jīng)常無意識地構成該反轉(zhuǎn)層。如果在襯底端的表面上以與反轉(zhuǎn)層相反的導電型設置雜質(zhì)濃度高的層，則由此可不產(chǎn)生反轉(zhuǎn)層并抑制表面漏泄電流。退減阱是島工序的方法的一種，它利用以高能量將離子注入到襯底內(nèi)部的方法來形成。
在圖30中示出，在圖28中示出的結構中固定半導體表面層、即外延層83的膜厚，改變位于襯底單晶82和退減阱84之間的區(qū)域的長度的情況下的電荷收集的模擬結果。此外，在圖29中示出，模擬中使用的半導體集成電路的襯底的深度方向的硼分布。在圖29中，用箭頭86示出的濃度的峰是伴隨溝道斷開層85的形成的濃度分布，用箭頭87示出的濃度的峰是伴隨退減阱84的形成的濃度分布，具有用箭頭88示出的濃度的峰的部分對應于襯底單晶82。
通過改變外延層83(半導體表面層)的厚度使雜質(zhì)濃度低的區(qū)域89a～89c的厚度變?yōu)榧s4微米、約2微米、約1微米，進行了模擬。在外延層83中，雜質(zhì)濃度最低的區(qū)域89a～89c的厚度，由將雜質(zhì)濃度取作對數(shù)的對數(shù)圖上的濃度梯度的最大斜率的延長線與最低濃度的交點的間隔來給出。
由于圖30是注入0.25個α粒子的情況的結果，故注入1個α粒子時的電荷收集量為其4倍。如果與10-5秒后的電荷收集量相比，則在雜質(zhì)濃度低的區(qū)域的厚度為約4微米的情況下為6.0fC，在約2微米的情況下為6.4fC，在約1微米的情況下為9.4fC，故可知在半導體表面層中的雜質(zhì)濃度最低的區(qū)域89a～89c的厚度越薄，電荷收集量越多。
利用厚度越薄電荷收集量越多這一點，在具有圖28的結構的半導體集成電路的襯底上形成DRAM的存儲電容器時，可謀求提高DRAM的存儲電容器的抗軟錯誤的性能。在提高抗軟錯誤的性能方面為了得到有效的效果，其目的在于提供下述的半導體集成電路的襯底對于在半導體集成電路的襯底上形成的、能存儲18fC～20fC的電荷的存儲電容器，即使在注入1個α粒子的情況下，也不發(fā)生軟錯誤。
在這里，如果存儲電容器中存儲的電荷的一半、即9fC～10fC的電荷從外部進入到存儲電容器中，則產(chǎn)生位誤碼(bit error)。如果考慮電荷收集量飽和的時間，則10-6秒后的電荷收集量最好比9～10fC小。
在外延層83(半導體表面層)的厚度為3微米的情況下，如圖30所示，由于還未飽和，故預期電荷收集量比9～10fC大，因而，為了得到所希望的抗軟錯誤的性能，外延層83的結構中具有最低雜質(zhì)濃度的區(qū)域約1微米是不充分的，約2微米以上是必要的。再有，將外延層83的結構中具有最低雜質(zhì)濃度的區(qū)域定為2微米這一點具有下述效果即使對于存儲電荷為18fC以下的電容器，也難以引起軟錯誤。
這里，就退減阱84與襯底單晶82(半導體襯底層)的間隔的差引起的電荷收集量的不同進行研究。一般認為，封閉于退減阱84與襯底單晶82之間的電子的量與該間隔無關，大致是相同的，但該間隔的差越小，被封閉的少數(shù)載流子的濃度的峰值越高。由于上述間隔的差越小，少數(shù)載流子的濃度中出現(xiàn)峰值的深度越淺，故封閉于退減阱84中的少數(shù)載流子的濃度梯度變大，電荷收集量變高。
圖31是用于說明因熱處理雜質(zhì)濃度最低的區(qū)域縮小的情況的圖。圖31示出了襯底單晶82和外延層83的邊界中的硼濃度與深度的關系。在圖中的箭頭90的區(qū)域?qū)谝r底單晶82，箭頭91的區(qū)域?qū)谕庋訉?3。附以符號92的點線表示熱處理前的硼濃度的分布，附以符號93的實線表示熱處理后的硼濃度的分布。用箭頭94示出的區(qū)域是熱處理前的硼濃度變化區(qū)域，用箭頭95示出的區(qū)域是熱處理后的硼濃度變化區(qū)域。再有，硼濃度的分布利用SIMS(二次離子質(zhì)譜儀)法來測定。
如果在外延層83(半導體表面層)的表面上形成半導體集成電路時熱處理溫度是低溫，則硼濃度變化區(qū)域的厚度不太變化。但是，在半導體集成電路制造時使用LOCOS的情況下，由于襯底長時間處于900℃以上的溫度下，故半導體集成電路形成后的硼發(fā)生擴散，硼的濃度分布變得平緩。因此，即使預先將退減阱84與襯底單晶82(半導體襯底層)的間隔設定為2微米以上，在半導體集成電路形成后變成2微米以下的可能性很大。
因而，在利用熱處理使雜質(zhì)濃度成為最低的區(qū)域的厚度變薄時，因預期雜質(zhì)的擴散，故希望預先將厚度形成得較厚。
此外，在沒有預先將雜質(zhì)濃度成為最低的區(qū)域的厚度取得較厚時，即半導體集成電路的襯底中的退減阱84與襯底單晶82的間隔接近于2微米時，在元件分離中使用可以不使半導體集成電路的襯底處于高溫下的方法，例如STI(淺槽隔離)，來代替LOCOS。在STI形成時，用TEOS(四乙基原硅酸鹽)等氧化膜充填槽，但由于充填時的溫度約為800℃，故與LOCOS形成時相比，可抑制雜質(zhì)的擴散，可抑制半導體表面層(外延層83)中的具有最低雜質(zhì)濃度的區(qū)域的長度變短。
其次，關于實施例5的半導體集成電路的襯底包含熱擴散阱的情況，與包含退減阱的情況比較，進行研究。一般來說，退減阱具有與溝道斷開層相同的導電型。一般來說，退減阱的雜質(zhì)濃度從半導體襯底表面到該雜質(zhì)濃度的峰存在的深度的部位以單調(diào)的方式增加?？蓞^(qū)別該退減阱的雜質(zhì)濃度的峰與溝道斷開層的峰。溝道斷開層的雜質(zhì)濃度的峰位于元件間分離氧化膜的底面附近的比較淺的部位，退減阱的雜質(zhì)濃度的峰位于比溝道斷開層的峰深的部位。因此，為了形成退減阱而注入雜質(zhì)時的注入能量比用于形成溝道斷開層的注入能量高，例如，如果在溝道斷開層中注入的能量是100keV，則在退減阱中注入的能量比100keV大。為了形成退減阱在ULSI中使用的條件，例如在硼的情況下，注入能量約為800keV，注入量約為1.0×1013cm-2。該注入后的熱處理例如在800℃、60分鐘這樣的條件下來進行。由于形成退減阱用的熱處理是低溫且是短時間的，故離子注入時的雜質(zhì)濃度分布以某種程度遺留下來，具有峰的雜質(zhì)的濃度分布可通過使用SIMS(二次離子質(zhì)譜儀)法的測定來確認。圖32是示出以800keV的注入能量、而且以1.0×1013cm-2的注入量剛注入了硼離子后的濃度分布的圖。圖33是示出從圖32的狀態(tài)開始接著剛進行了形成溝道斷開層用的離子注入后的濃度分布的圖。圖34是從圖33的狀態(tài)開始接著進行了以800℃、60分鐘這樣的條件進行了熱擴散后的濃度分布的圖。形成圖33中示出的溝道斷開層用的的離子注入使用硼作為雜質(zhì)，例如以100keV的注入能量、而且以1.0×1012cm-2的注入量這樣的條件來進行。由于熱處理是低溫且是短時間的，故比較圖33與圖34可知，硼濃度的分布幾乎不因熱處理而變化。在圖34中，在位于比溝道斷開層的雜質(zhì)濃度的峰201深的部位的退減阱的雜質(zhì)濃度的峰200與襯底單晶的雜質(zhì)濃度的分布202之間，形成了用箭頭203示出的雜質(zhì)濃度最低的區(qū)域。該箭頭203的區(qū)域存在于半導體表面層(外延層)中，在這種情況下從圖34可知，有2微米以上的厚度。
其次，關于熱擴散阱，研究半導體表面層(外延層)中的成為最低的雜質(zhì)濃度因熱擴散而怎樣地變化的情況。由于在離子注入后不對半導體襯底進行高溫而且長時間的處理就不能形成熱擴散阱，故與剛注入離子后相比，具有平緩的雜質(zhì)濃度分布。熱擴散阱從半導體襯底的表面起直到一定的深度具有大致相同的濃度的同樣的雜質(zhì)濃度的分布。用于形成熱擴散阱的離子注入條件是，例如在注入硼的情況下，注入能量為100keV，注入量為1.0×1013cm-2。用于形成熱擴散阱的熱處理條件是1100℃、420分鐘。圖35～圖37中示出對外延層為7微米的p on p+外延晶片中的熱擴散阱形成時的硼的濃度分布進行了模擬的結果。圖35是示出剛進行了離子注入后的硼的濃度分布的圖。圖36是示出從圖35的狀態(tài)起進行了1100℃、420分鐘的熱處理后的硼的濃度分布的圖。圖37是從圖36的狀態(tài)起進行了用于形成溝道斷開層的離子注入后的硼的濃度分布的圖。用于形成溝道斷開層的條件是，注入硼的能量為100keV，注入量為1.0×1012cm-2。如圖37所示，在熱擴散阱的雜質(zhì)濃度分布210中，不存在峰，越朝向半導體襯底的深處，雜質(zhì)濃度越小。溝道斷開層的雜質(zhì)濃度的峰211存在于半導體襯底表面的比較淺的部位。用箭頭213深處的、外延層中的最低濃度區(qū)域的厚度不到2微米。再有，此時的最低濃度區(qū)域的厚度的定義與上述的退減阱的情況是相同的。通過利用熱處理使熱擴散阱的雜質(zhì)濃度分布210變得平緩，和襯底單晶的雜質(zhì)向外延層移動從而使雜質(zhì)濃度分布212在襯底單晶和外延層的界面附近具有平緩的傾斜度，最低濃度區(qū)域變薄。為了在同一條件下形成熱擴散阱，如圖38所示確保具有2微米以上的厚度的最低濃度區(qū)域，有必要將外延層的厚度定為10微米以上。將退減阱與熱擴散阱相比可知，將熱擴散阱的最低濃度區(qū)域的厚度定為2微米以上是困難的，但通過設定外延晶片的外延層的厚度等的條件可做到這一點。再有，在實施例5的半導體集成電路的襯底的說明中，使用了p on p+襯底，但使用p onp-襯底和p on p++襯底也可得到與上述實施例5相同的效果。
如以上所說明的那樣，按照本發(fā)明的第1方面的半導體集成電路的襯底，具有下述效果通過使第1電路部的第1半導體襯底層與第2電路部的第2半導體襯底層的雜質(zhì)濃度不同，可在第1電路部和第2電路部中獨立地設置在半導體集成電路的襯底的第1電路部和第2電路部中在相對于不同的現(xiàn)象所要求的抗這些現(xiàn)象的性能方面有利的結構，作為半導體集成電路的整個襯底，相對于全部不同的現(xiàn)象，同時得到所希望的抗這些現(xiàn)象的性能變得容易。此外，由于第1和第2半導體襯底層的雜質(zhì)濃度在整個層內(nèi)大致均勻，故即使構成第1電路部和第2電路部的元件數(shù)很多，也可在該襯底中容易獲得對各元件所預期的性能。
按照本發(fā)明的第2方面的半導體集成電路的襯底，具有下述效果通過使用現(xiàn)有的外延晶片，可省去在第1半導體襯底層上形成第1半導體表面層的工序，能容易地制成所希望的襯底。
按照本發(fā)明的第3方面的半導體集成電路的襯底，具有下述效果可在第1半導體襯底層上形成第2半導體襯底層和第2半導體表面層，可使第1和第2半導體表面層容易實現(xiàn)一體化。
按照本發(fā)明的第4方面的半導體集成電路的襯底，具有下述效果通過使第1電路部下的半導體表面層的厚度與第2電路部下的半導體表面層的厚度不同，可在第1電路部和第2電路部中獨立地設定在相對于不同的現(xiàn)象所要求的抗這些現(xiàn)象的性能方面有利的厚度，作為半導體集成電路的整個襯底，相對于全部不同的現(xiàn)象，同時得到所希望的抗這些現(xiàn)象的性能變得容易。
按照本發(fā)明的第5方面的半導體集成電路的襯底，具有下述效果通過使用現(xiàn)有的外延晶片，可省去在第1半導體襯底層上形成第1半導體表面層的工序，能容易地制成所希望的襯底。
按照本發(fā)明的第6方面的半導體集成電路的襯底，具有下述效果能利用槽容易得到比第1臺階主面低的第2臺階主面。
按照本發(fā)明的第7方面的半導體集成電路的襯底，具有下述效果能利用第3半導體表面層容易得到比第1臺階主面高的第2臺階主面。
按照本發(fā)明的第8方面的半導體集成電路的襯底，具有下述效果能利用對準標記識別第1電路部和第2電路部的位置，能通過外觀區(qū)別應形成第1電路部和第2電路部的位置來形成集成電路。
按照本發(fā)明的第9方面的半導體集成電路的襯底，具有下述效果在半導體集成電路的襯底上形成的、例如大致能存儲18fC～20fC的電荷的存儲電容器中，可得到在實用方面足夠的抗軟錯誤的性能。
按照本發(fā)明的第10方面的半導體集成電路的襯底，具有下述效果能以第2槽為基準容易地確定形成了第1槽的部位，能容易地區(qū)別形成了第1槽的部位和除此以外的部位，來形成半導體集成電路。
權利要求
1．一種半導體集成電路的襯底，其特征在于具備第1半導體襯底層，它由具有單一的晶向并在整個體內(nèi)具有大致均勻的第1雜質(zhì)濃度的襯底單晶構成；第2半導體襯底層，它由下述的單晶構成，該單晶在所述第1半導體襯底層上形成，具有與所述第1半導體襯底層相同的晶向，具有第2雜質(zhì)濃度，還具有與所述第1半導體襯底層相同的導電型；第1半導體表面層，它是下述的一種單晶，該單晶直接在所述第1半導體襯底層上形成，具有與所述第1半導體襯底層相同的晶向，在整個體內(nèi)具有大致均勻的第3雜質(zhì)濃度，還具有與所述第1半導體襯底層相同的導電型，該第1半導體表面層用于形成由多個半導體元件構成的第1電路部；以及第2半導體表面層，它是下述的一種單晶，該單晶直接在所述第2半導體襯底層上形成，具有與所述第2半導體襯底層相同的晶向，在整個體內(nèi)具有大致均勻的第4雜質(zhì)濃度，還具有與所述第2半導體襯底層相同的導電型，該第2半導體表面層用于形成由多個半導體元件構成的與所述第1電路部功能不同的第2電路部，所述第1雜質(zhì)濃度與所述第2雜質(zhì)濃度不同。
2．如權利要求1所述的半導體集成電路的襯底，其特征在于所述第1半導體表面層是外延晶片的外延層，而且所述第1半導體襯底層是所述外延晶片的襯底單晶。
3．如權利要求2所述的半導體集成電路的襯底，其特征在于在設置于所述外延晶片中的槽中形成所述第2半導體襯底層和第2半導體表面層，所述第2半導體襯底層是外延層。
4．一種半導體集成電路的襯底，其特征在于具備第1半導體表面層，它是具有單一的晶向并在整個體內(nèi)具有大致均勻的第1雜質(zhì)濃度的單晶，該第1半導體表面層用于形成由多個半導體元件構成的第1電路部；第2半導體表面層，它是下述的一種單晶，該單晶具有與所述第1半導體表面層相同的晶向，具有與所述第1半導體表面層相同的導電型，還在整個體內(nèi)具有大致均勻的第2雜質(zhì)濃度，該第2半導體表面層用于形成由多個半導體元件構成的與所述第1電路部功能不同的第2電路部；以及半導體襯底層，它是下述的一種襯底單晶，該襯底單晶具有與所述第1和第2半導體表面層相同的晶向，具有與所述第1和第2半導體表面層相同的導電型，還在整個體內(nèi)具有大致均勻的第3雜質(zhì)濃度，成為所述第1和第2半導體表面層的形成襯底，該半導體襯底層具有高度互不相同的第1臺階主面和第2臺階主面，所述第1半導體表面層直接在所述第1臺階主面上形成，所述第2半導體表面層直接在所述第2臺階主面上形成，所述第3雜質(zhì)濃度與所述第1和第2雜質(zhì)濃度的任一濃度都不同。
5．如權利要求4所述的半導體集成電路的襯底，其特征在于所述第1半導體表面層是外延晶片的外延層，而且所述第1半導體襯底層是所述外延晶片的襯底單晶。
6．如權利要求5所述的半導體集成電路的襯底，其特征在于所述第2臺階主面是從所述外延晶片的所述外延層開挖形成的槽的底面。
7．如權利要求5所述的半導體集成電路的襯底，其特征在于所述第2臺階主面是在從所述外延晶片的表面開挖形成的槽的底面上新形成的外延層的上表面。
8．如權利要求1至7的任一項所述的半導體集成電路的襯底，其特征在于還具備用于確定應形成所述第1電路部和所述第2電路部的部位的對準標記。
9．一種半導體集成電路的襯底，其特征在于具備半導體襯底層，它由具有單一的晶向并在整個體內(nèi)具有大致均勻的第1雜質(zhì)濃度的單晶構成；以及半導體表面層，它直接在所述半導體襯底層上形成，它由具有與該半導體襯底層相同的導電型和相同的晶向并具有阱的單晶構成，所述半導體表面層包含夾在所述阱和所述半導體襯底層之間的規(guī)定的部分區(qū)域，所述規(guī)定的部分區(qū)域具有比所述第1雜質(zhì)濃度低而且成為在所述半導體表面層中最低的第2雜質(zhì)濃度，具有大致2微米以上的厚度。
10．一種半導體集成電路的制造方法，其特征在于，包括下述工序準備外延晶片的工序，該外延晶片具有襯底單晶、在該襯底單晶上直接形成的第1外延層和在該第1外延層上形成的絕緣膜；在所述外延晶片中形成開口部的大小互不相同的第1和第2槽的工序；在所述第1和第2槽中以不填滿所述第1和第2槽的厚度形成第2外延層的工序；在所述外延晶片的整個面上以填滿所述第1槽而且不填滿所述第2槽的厚度形成第3外延層的工序；除去位于所述第3外延層中的除所述第1和第2槽以外的層、同時使所述第3外延層的表面平坦化以便與所述第1外延層的表面大體對齊的工序；以及以所述第2槽為基準形成半導體集成電路的工序。
全文摘要
本發(fā)明的目的在于得到容易制造抗軟錯誤、鎖定、ESD的性能強的集成電路的半導體集成電路的襯底。在形成存儲單元部5、邏輯部6和輸入輸出部8的各部分的區(qū)域中,與各部分必須具有的抗軟錯誤、鎖定、ESD的性能相一致,使雜質(zhì)濃度比襯底單晶51、55低的半導體表面層的膜厚變化。
文檔編號H01L27/108GK1218992SQ9811928
公開日1999年6月9日 申請日期1998年9月17日 優(yōu)先權日1997年12月2日
發(fā)明者國清辰也, 園田賢一郎 申請人:三菱電機株式會社