專利名稱：半導體基底上的金屬墊的結構的制作方法
技術領域：
本發(fā)明是關于一種半導體集成電路的結構，特別是關于一種金屬墊(pad)的結構，用以降低機械應力對低介電層造成損害。
在主要電路區(qū)域形成鑲嵌式銅內部連線的同時，亦在上述外圍的接合墊(bonding pad)區(qū)域形成大面積的銅金屬結構。其形成方式是通過微影蝕刻在介電層上定義出方形或矩形的溝槽后，接著以化學氣相沉積(chemicalvapor deposition，CVD)法在介電層上及溝槽內形成銅金屬層，最后以化學機械研磨(CMP)法去除介電層上多余的銅金屬，僅留下溝槽內的銅金屬，作為金屬墊。然而，金屬墊通常為方形或矩形，所以在進行CMP程序時，產生的機械應力易損害金屬墊周圍的介電層，特別是在金屬墊的角落處，會發(fā)生龜裂(crack)的現象。
為了進一步了解上述的問題，以下配合

圖1及圖2說明公知的金屬墊結構。首先，請參照圖1，其表示出公知金屬墊結構的剖面圖。其中，標號100為一半導體基底，其上形成有若干半導體組件，此處為簡化圖式，僅表示出一平整基底。一第一圖案介電層102形成于此基底100上以作為金屬間介電層(inter-metal dielectric，IMD)，例如是低介電材料層，且一第一金屬墊單元101，外型為方形或矩形，形成于該金屬間介電層102內，以作為上述半導體組件的導線。之后，在第一圖案介電層102及第一金屬墊單元101上形成有一第二圖案介電層104，而位于第一金屬墊單元101上方的介電層104形成有介層洞(via hole)104a，介層洞104a內有銅金屬插塞(plug)104b，用以電性連接第一金屬墊單元101。接著，第二圖案介電層104上形成有一第三圖案介電層106及第二金屬墊單元105。此金屬墊單元105外型同樣為方形或矩形，是用以通過插塞104b及第一金屬墊單元101而與基底100上的半導體組件作電性連接并作為連接外部電路的接墊(bonding pad)。最后，在第二金屬墊單元105周邊上方，形成有一鈍態(tài)(passivation)保護層108，以保護接墊105在后續(xù)封裝(package)過程中不受到損害。
然而，請參照圖2，其表示出根據圖1的第一圖案介電層102及第一金屬墊單元101的俯視圖。如上所述，在進行CMP程序以形成此金屬墊單元101時，由于第一圖案介電層102機械強度較弱，因此在研磨應力的作用下，容易在第一金屬墊單元101的角落發(fā)生應力集中而介電層102產生龜裂，嚴重影響到組件的電特性及產品的質量。

發(fā)明內容
有鑒于此，本發(fā)明的目的在于提供一種半導體基底上的金屬墊的結構，其是多邊形且每一內角大于90°的金屬墊，使在進行化學機械研磨(CMP)程序期間，能夠釋放金屬墊角落的應力，防止介電層龜裂的現象發(fā)生。
根據上述的目的，本發(fā)明提供一種半導體基底上的金屬墊的結構，包括一第一圖案介電層，形成于半導體基底上；以及一第一金屬墊單元，設置于第一圖案介電層內，其中第一金屬墊單元的周邊形狀是多邊形且每一內角大于90°。再者，上述的金屬墊的結構，還包括一第二圖案介電層，形成于第一圖案介電層及第一金屬墊單元上，且位于第一金屬墊上方的第二圖案介電層具有數個介層洞；數個金屬插塞，設置于介層洞內，用以電性連接第一金屬墊單元；一第三圖案介電層，形成于第二圖案介電層上；一第二金屬墊單元，設置于第三圖案介電層內且位于金屬插塞上，用以通過金屬插塞而與第一金屬墊單元作電性連接；以及一保護層，圍繞于第二金屬墊單元周邊上方，以保護該第二金屬墊單元，且在該第二金屬墊單元表面上形成一開口。
該第一圖案介電層是一低介電材料層。
該第一金屬墊單元是一銅金屬墊。
該第二圖案介電層是一氧化層。
該等金屬插塞是銅金屬插塞。
該第三圖案介電層是一氧化層。
該第二金屬墊單元是一銅金屬墊。
該多邊形是一五邊形、六邊形、八邊形及圓形的一種。
該第二金屬墊單元的周邊形狀是多邊形且每一內角大于90°。
該保護層是氮化硅與氧化硅的一種。
該多邊形是一五邊形、六邊形、八邊形及圓形的一種。
該保護層的該開口的周邊形狀相同且尺寸小于該第二金屬墊單元的周邊形狀。
采用本發(fā)明的結構在進行化學機械研磨(CMP)程序期間，能夠釋放金屬墊角落的應力，可有效防止金屬墊在制作期間引發(fā)應力集中造成介電層龜裂，進而提高產品的質量。
為了使本發(fā)明的上述目的、特征、和優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合圖3-圖5，作詳細說明如下首先，請參照圖3，其表示出根據本發(fā)明實施例的金屬墊的結構剖面圖。其中，標號300為一半導體基底，例如一硅基底，其上形成有若干半導體組件，此處為簡化圖，僅繪示出一平整基底。一第一圖案介電層302形成于此基底300上以作為金屬間介電層(IMD)，例如是低介電材料層FSG、HSQ及BD等。使用這些低介電材料可降低時間延遲(RC delay)效應，然而，這些材料的機械強度低，易引發(fā)加工問題，將在本文稍后說明。接著，一第一金屬墊單元301，例如一銅金屬，設置于金屬間介電層302內，以作為上述半導體組件的導線。之后，在金屬間介電層(IMD)302及第一金屬墊單元301上形成有一第二圖案介電層304，例如氧化硅層，而位于第一金屬墊單元301上方的第二圖案介電層304具有數個介層洞(via hole)304a。在這些介層洞304a內，設置有金屬插塞(plug)304b，例如銅金屬，用以電性連接第一金屬墊單元301。接著，在第二圖案介電層304上形成有一第三圖案介電層306，例如氧化硅層。其中，第二金屬墊單元305，例如一銅金屬，設置于第三圖案介電層306內。此金屬墊單元305是用以通過插塞304b而與第一金屬墊單元301及基底300上的半導體組件作電性連接。同時，作為連接外部電路的接墊。最后，一鈍態(tài)(passivation)保護層308，例如氮化硅與氧化硅的一種，圍繞于第二金屬墊單元接墊305周邊上，以保護第二金屬墊單元接墊305在后續(xù)封裝(package)過程中不受到損害。此保護層308在第二金屬墊單元接墊305表面上形成一開口308a，以露出第二金屬墊單元接墊305表面，以方便通過打線(bonding)程序而與外部電路作電性連接。
在本實施例中，不同于公知金屬墊結構的處于第一金屬墊單元301的周邊形狀是多邊形且每一內角大于90°，例如為五邊形、六邊形、八邊形及圓形等等。其原因如下如先前所述，金屬墊單元形成方式是通過微影蝕刻程序定義出方形或矩形的溝槽后，接著以化學氣相沉積(CVD)法以在介電層上及溝槽內形成銅金屬層，最后以化學機械研磨(CMP)法去除介電層上多余的銅金屬，僅留下溝槽內的銅金屬來作為金屬墊。然而，受限于溝槽的外型，金屬墊通常為方形或矩形，所以在進行CMP程序時，產生的機械應力易損害金屬墊周圍的介電層，特別是在金屬墊的角落，介電層會發(fā)生龜裂(crack)的現象。因此，在本實施例中，是先形成具有多邊形且每一內角大于90°的溝槽(未標示)的第一圖案介電層302之后，接著，請參照圖4，其繪示出根據圖3的第一圖案介電層302及第一金屬墊單元301的俯視圖，通過公知CVD程序及CMP程序而形成多邊形且每一內角大于90°的第一金屬墊單元301，此處為一八邊形，如圖所示。由于形成的第一金屬墊單元301，其周邊上每一頂角均為鈍角(＞90°)，所以在進行CMP程序期間所產生的應力得以適度的被釋放，因此不會造成機械強度較差的第一圖案介電層302(亦即，低介電材料層)發(fā)生龜裂的情形。
再者，請參照圖5，其表示出根據圖3的第三圖案介電層306、第二金屬墊單元305及保護層308的俯視圖。在本實施例中，由于第二金屬墊單元305的形成方式與第一金屬墊單元301相同，故其周邊形狀是形成多邊形且每一內角大于90°，例如一八邊形，以防止應力集中而產生上述龜裂的問題。另外，為了配合第二金屬墊單元305周邊形狀，保護層308的開口308a周邊形狀相同且尺寸小于第二金屬墊單元305的周邊形狀，如圖所示。因此，根據本發(fā)明可有效防止金屬墊在制作期間引發(fā)應力集中造成介電層龜裂，進而提高產品的質量。
另外，本實施例中，只形成有兩金屬墊單元，然而此處并未限制在僅具有兩金屬墊單元的金屬墊結構。亦即，在具有多重金屬墊單元的金屬墊結構均可利用本發(fā)明來解決龜裂的問題。
雖然本發(fā)明已以較佳實施例公開如上，但它并不是用來限定本發(fā)明，任何熟悉此項技術者，在不脫離本發(fā)明的精神和范圍內，可作更動與潤飾，因此本發(fā)明的保護范圍應以本專利申請的權利要求書為準。
權利要求
1.一種半導體基底上的金屬墊的結構，包括一第一圖案介電層和一第一金屬墊單元，其特征在于該第一圖案介電層，形成于該半導體基底上；以及該第一金屬墊單元，設置于該第一圖案介電層內，其中該第一金屬墊單元的周邊形狀是多邊形且每一內角大于90°。
2.根據權利要求1所述的半導體基底上的金屬墊的結構，其特征在于，還包括一第二圖案介電層，形成于該第一圖案介電層及該第一金屬墊單元上，且位于該第一金屬墊單元上方的該第二圖案介電層具有數個介層洞；數個金屬插塞，設置于該介層洞內，它們以電性連接該第一金屬墊單元；一第三圖案介電層，形成于該第二圖案介電層上；一第二金屬墊單元，設置于該第三圖案介電層內且位于該等金屬插塞上，該金屬插塞與該第一金屬墊單元以電性連接；以及一保護該第二金屬墊單元的保護層，圍繞于第二金屬墊單元周邊上方，且在該第二金屬墊單元表面上形成一開口。
3.根據權利要求1所述的半導體基底上的金屬墊的結構，其特征在于，該第一圖案介電層是一低介電材料層。
4.根據權利要求1所述的半導體基底上的金屬墊的結構，其特征在于，該第一金屬墊單元是一銅金屬墊。
5.根據權利要求1所述的半導體基底上的金屬墊的結構，其特征在于，其中該多邊形是一五邊形、六邊形、八邊形及圓形的一種。
6.根據權利要求2所述的半導體基底上的金屬墊的結構，其特征在于，該第二圖案介電層是一氧化層。
7.根據權利要求2所述的半導體基底上的金屬墊的結構，其特征在于，該等金屬插塞是銅金屬插塞。
8.根據權利要求2所述的半導體基底上的金屬墊的結構，其特征在于，該第三圖案介電層是一氧化層。
9.根據權利要求2所述的半導體基底上的金屬墊的結構，其特征在于，該第二金屬墊單元是一銅金屬墊。
10.根據權利要求2所述的半導體基底上的金屬墊的結構，其特征在于，該第二金屬墊單元的周邊形狀是多邊形且每一內角大于90°。
11.根據權利要求2所述的半導體基底上的金屬墊的結構，其特征在于，該保護層是氮化硅與氧化硅的一種。
12.根據權利要求10所述的半導體基底上的金屬墊的結構，其特征在于，該多邊形是一五邊形、六邊形、八邊形及圓形的一種。
13.根據權利要求10所述的半導體基底上的金屬墊的結構，其特征在于，該保護層的開口的周邊形狀相同且尺寸小于該第二金屬墊單元的周邊形狀。
14.一種用于一半導體基底上的金屬墊的結構，包括一第一圖案介電層，一第二圖案介電層，一第三圖案介電層，一第一金屬墊單元，一第二金屬墊單元，一保護層和數個金屬插塞，其特征在于該第一圖案介電層，形成于該半導體基底上；該第一金屬墊單元，設置于該第一圖案介電層內，其中該第一金屬墊單元的周邊形狀是多邊形且每一內角大于90°；該第二圖案介電層，形成于該第一圖案介電層及該第一金屬墊單元上，且位于該第一金屬墊單元上方的該第二圖案介電層具有數個介層洞；數個金屬插塞，設置于該介層洞內，它們以電性連接該第一金屬墊單元；該第三圖案介電層，形成于該第二圖案介電層上；該第二金屬墊單元，設置于該第三圖案介電層內且位于該等金屬插塞上，該金屬插塞與該第一金屬墊單元以電性連接；以及該保護層，圍繞于第二金屬墊單元周邊上方，其保護該第二金屬墊單元，且在該第二金屬墊單元表面上形成一開口。
15.根據權利要求14所述的半導體基底上的金屬墊的結構，其特征在于，該第一圖案介電層是一低介電材料層。
16.根據權利要求14所述的半導體基底上的金屬墊的結構，其特征在于，該第一金屬墊單元是一銅金屬墊。
17.根據權利要求14所述的半導體基底上的金屬墊的結構，其特征在于，該第二圖案介電層是一氧化層。
18.根據權利要求14所述的半導體基底上的金屬墊的結構，其特征在于，該等金屬插塞是銅金屬插塞。
19.根據權利要求14所述的半導體基底上的金屬墊的結構，其特征在于，該第三圖案介電層是一氧化層。
20.根據權利要求14所述的半導體基底上的金屬墊的結構，其特征在于，該第二金屬墊單元是一銅金屬墊。
21.根據權利要求14所述的半導體基底上的金屬墊的結構，其特征在于，該多邊形是一五邊形、六邊形、八邊形及圓形的一種。
22.根據權利要求14所述的半導體基底上的金屬墊的結構，其特征在于，該第二金屬墊單元的周邊形狀是多邊形且每一內角大于90°。
23.根據權利要求14所述的半導體基底上的金屬墊的結構，其特征在于，該保護層是氮化硅與氧化硅的一種。
24.根據權利要求22所述的半導體基底上的金屬墊的結構，其特征在于，該多邊形是一五邊形、六邊形、八邊形及圓形的一種。
25.根據權利要求22所述的半導體基底上的金屬墊的結構，其特征在于，該保護層的該開口的周邊形狀相同且尺寸小于該第二金屬墊單元的周邊形狀。
全文摘要
本發(fā)明公開了一種半導體基底上的金屬墊(pad)的結構，適用于一半導體基底上，包括一第一圖案介電層以及一第一金屬墊單元。其中，第一圖案介電層形成于半導體基底上，且第一金屬墊單元設置于第一圖案介電層內，用以電性連接半導體基底上的組件。再者，第一金屬墊單元的周邊形狀是多邊形且每一內角大于90°，用以在進行化學機械研磨過程(chemical mechanical polishing，CMP)期間，防止應力集中于第一金屬墊單元的周邊頂角處而造成介電層龜裂的情形，進而提高產品的質量。
文檔編號H01L23/48GK1438702SQ0210501
公開日2003年8月27日 申請日期2002年2月10日 優(yōu)先權日2002年2月10日
發(fā)明者李資良, 鄭雙銘, 陳世昌, 余振華 申請人:臺灣積體電路制造股份有限公司