專利名稱：用于內(nèi)嵌式存儲器邏輯電路三維空間元件結(jié)構(gòu)及制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種內(nèi)嵌式存儲器邏輯電路，特別是有關(guān)于一種應(yīng)用于內(nèi)嵌式存儲器邏輯電路的三維空間元件結(jié)構(gòu)及其制作方法。
但是，隨著集成電路的集成度日益增加，在同一芯片上的存儲裝置與邏輯裝置混合設(shè)置，其彼此間會因制程上和結(jié)構(gòu)上的不同產(chǎn)生一高度落差值，造成插塞接觸孔深寬比(aspect ratio)越來越大，無法符合目前內(nèi)嵌式半導(dǎo)體存儲器元件的需求。
為實(shí)現(xiàn)上述目的，本發(fā)明提出一種應(yīng)用于內(nèi)嵌式存儲器邏輯電路的三維空間元件的制作方法，其步驟包括，于一半導(dǎo)體硅基底材料上定義出至少一第一凹陷區(qū)與至少一凸?fàn)罟鑽u區(qū)，其中該第一凹陷區(qū)底部露出該半導(dǎo)體硅基底材料表面，而該凸?fàn)罟鑽u區(qū)包括一硅層和氧化層，其中該硅層為表層，該氧化層位于該硅層跟該半導(dǎo)體硅基底材料之間，形成至少一第一金屬氧化半導(dǎo)體元件于該凹陷區(qū)上，形成至少一第二金屬氧化半導(dǎo)體元件于該凸?fàn)罟鑽u區(qū)上，全面性形成一第一沉積層，實(shí)施一平坦化步驟于該第一沉積層，于該第一沈積層定義出一第二凹陷區(qū)于該第一凹陷區(qū)上方，形成至少一電容結(jié)構(gòu)于該第二凹陷區(qū)，而該電容結(jié)構(gòu)依藉一第一接觸洞來連接于該半導(dǎo)體硅基底材料表面，全面性形成一第二沉積層，于該凸?fàn)罟鑽u區(qū)上方定義出一第二接觸洞，其中該第二接觸洞底部露出該凸?fàn)罟鑽u區(qū)表面，且該第二接觸洞開口位于該第二沉積層表面。
進(jìn)一步，該氧化層為二氧化硅層；該第一沉積層為二氧化硅、氮化硅和氮氧化硅其中之一；該第二沉積層為二氧化硅、氮化硅和氮氧化硅其中之一；該平坦化步驟為化學(xué)機(jī)械式研磨法；該第一接觸洞和第二接觸洞為填充導(dǎo)電金屬材料；該第一金屬氧化半導(dǎo)體元件為P型金屬氧化半導(dǎo)體的晶體管或N型金屬氧化半導(dǎo)體的晶體管其中之一；該第二金屬氧化半導(dǎo)體元件為P型金屬氧化半導(dǎo)體的晶體管或N型金屬氧化半導(dǎo)體的晶體管其中之一。
為實(shí)現(xiàn)上述目的，本發(fā)明的目的還提出另外一應(yīng)用于內(nèi)嵌式存儲器邏輯電路之三維空間元件結(jié)構(gòu)，包括有，一半導(dǎo)體硅基底材料，在該半導(dǎo)體硅基底材料上定義出至少一第一凹陷區(qū)與至少一凸?fàn)罟鑽u區(qū)，其中該第一凹陷區(qū)底部露出該半導(dǎo)體硅基底材料表面，而該凸?fàn)罟鑽u區(qū)包括一硅層和氧化層，其中該硅層為表層，該氧化層位于該硅層跟該半導(dǎo)體硅基底材料之間；一存儲器區(qū)，設(shè)置于該凹陷區(qū)上，包括至少一第一金屬氧化半導(dǎo)體元件于該凹陷區(qū)上，以及至少一電容結(jié)構(gòu)和至少一第一接觸洞；一邏輯電路區(qū)，設(shè)置于該凸?fàn)罟鑽u區(qū)上，包括至少一第二金屬氧化半導(dǎo)體元件和至少一第二接觸洞于該凸?fàn)罟鑽u區(qū)上。
進(jìn)一步，該氧化層為二氧化硅層；第一金屬氧化半導(dǎo)體元件為P型金屬氧化半導(dǎo)體的晶體管或N型金屬氧化半導(dǎo)體的晶體管其中之一；第二金屬氧化半導(dǎo)體元件為P型金屬氧化半導(dǎo)體的晶體管或N型金屬氧化半導(dǎo)體的晶體管其中之一；該第一接觸洞和第二接觸洞填充導(dǎo)電金屬材料。
本發(fā)明的優(yōu)點(diǎn)是由于將存儲器和邏輯電路分別形成在凹陷區(qū)及凸?fàn)顓^(qū)，因此，在內(nèi)嵌式半導(dǎo)體存儲裝置中減少了兩個區(qū)域(存儲器和邏輯元件)間的高度差，降低了插塞接觸孔的深寬比。
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附圖
，作詳細(xì)說明如下
圖6是本發(fā)明實(shí)施例形成應(yīng)用于內(nèi)嵌式存儲器邏輯電路的三維空間元件的整體結(jié)構(gòu)示意圖。
如圖2所示，形成至少一第一金屬氧化半導(dǎo)體元件20在該凹陷區(qū)12上，其中該第一金屬氧化半導(dǎo)體元件20為P型金屬氧化半導(dǎo)體的晶體管或N型金屬氧化半導(dǎo)體的晶體管其中之一。形成至少一第二金屬氧化半導(dǎo)體元件22于該凸?fàn)罟鑽u區(qū)上14，其中該第二金屬氧化半導(dǎo)體元件22為P型金屬氧化半導(dǎo)體的晶體管或N型金屬氧化半導(dǎo)體的晶體管其中之一。
如圖3所示，全面性形成一第一沉積層24，隨后實(shí)施一平坦化步驟于該第一沉積層24，其中該第一沉積層24為二氧化硅、氮化硅和氮氧化硅其中之一，而該平坦化步驟為化學(xué)機(jī)械式研磨法。
如圖4所示，于該第一沉積層24定義出一第二凹陷區(qū)26于該第一凹陷區(qū)12上方(該第一凹陷區(qū)12在本圖中已被該第一沉積層24所填滿，故未標(biāo)示于本圖中)。
如圖5所示，形成至少一電容結(jié)構(gòu)28于該第二凹陷區(qū)26(該第一凹陷區(qū)12在圖4中已被該第一沉積層24所填滿，故未標(biāo)示于本圖中)，而該電容結(jié)構(gòu)28依助一第一接觸洞30來連接于該半導(dǎo)體硅基底材料10表面，全面性形成一第二沉積層32，于該凸?fàn)罟鑽u區(qū)14上方定義出一第二接觸洞34，其中該第二接觸洞34底部露出該凸?fàn)罟鑽u區(qū)14表面的該硅層16，且該第二接觸洞34開口位于該第二沉積層32的表面，其中該第一接觸洞30和第二接觸洞34為填充導(dǎo)電金屬材料。
依據(jù)上述制造方法，制作而得的應(yīng)用于內(nèi)嵌式存儲器邏輯電路的三維空間元件，其主要結(jié)構(gòu)如圖6所示，包括有，一半導(dǎo)體硅基底材料10，在該半導(dǎo)體硅基底材料10上定義出至少一第一凹陷區(qū)12與至少一凸?fàn)罟鑽u區(qū)14，其中該第一凹陷區(qū)12底部露出該半導(dǎo)體硅基底材料10表面，而該凸?fàn)罟鑽u區(qū)14包括一硅層16和氧化層18，其中該硅層16為表層，該氧化層18位于該硅層16跟該半導(dǎo)體硅基底材料10之間，其中該氧化層18為二氧化硅層，用來作為隔離絕緣。
一存儲器區(qū)36，設(shè)置于該凹陷區(qū)12上，包括至少一第一金屬氧化半導(dǎo)體元件20于該凹陷區(qū)12上，以及至少一電容結(jié)構(gòu)28和至少一第一接觸洞30，其中該第一金屬氧化半導(dǎo)體元件20為P型金屬氧化半導(dǎo)體的晶體管或N型金屬氧化半導(dǎo)體的晶體管其中之一。
一邏輯電路區(qū)38，設(shè)置于該凸?fàn)罟鑽u區(qū)14上，包括至少一第二金屬氧化半導(dǎo)體元件22和至少一第二接觸洞34于該凸?fàn)罟鑽u區(qū)14上，其中該第二金屬氧化半導(dǎo)體元件22為P型金屬氧化半導(dǎo)體的晶體管或N型金屬氧化半導(dǎo)體的晶體管其中之一。
利用本發(fā)明的方法所形成的應(yīng)用于內(nèi)嵌式存儲器邏輯電路的三維空間元件，其中由于邏輯電路區(qū)是以SOI(Silicon On Insulator)技術(shù)設(shè)置于凸?fàn)罟鑽u區(qū)上，可以增加邏輯電路區(qū)的晶體管的性能。而且利用本發(fā)明的方法可以解決存儲器區(qū)和邏輯電路區(qū)因制作工藝流程上和結(jié)構(gòu)上的不同所產(chǎn)生高度落差值的問題，縮減插塞接觸孔的深寬比(aspect ratio)。
本發(fā)明雖以較佳實(shí)施例公開如上，但是它并不是用來限定本發(fā)明的范圍，任何熟習(xí)此項(xiàng)技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動與潤飾，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)視本專利申請的權(quán)利要求范圍所界定的為準(zhǔn)。
權(quán)利要求
1.一種應(yīng)用在內(nèi)嵌式存儲器邏輯電路的三維空間元件的制作方法，其步驟包括在一半導(dǎo)體硅基底材料上定義出至少一第一凹陷區(qū)與至少一凸?fàn)罟鑽u區(qū)，其中該第一凹陷區(qū)底部露出該半導(dǎo)體硅基底材料表面，而該凸?fàn)罟鑽u區(qū)包括一硅層和氧化層，其中該硅層為表層，該氧化層位在該硅層跟該半導(dǎo)體硅基底材料之間；形成至少一第一金屬氧化半導(dǎo)體元件在該凹陷區(qū)上；形成至少一第二金屬氧化半導(dǎo)體元件在該凸?fàn)罟鑽u區(qū)上；全面性形成一第一沉積層；實(shí)施一平坦化步驟在該第一沉積層；在該第一沉積層定義出一第二凹陷區(qū)在該第一凹陷區(qū)上方；形成至少一電容結(jié)構(gòu)在該第二凹陷區(qū)，而該電容結(jié)構(gòu)依藉一第一接觸洞來連接在該半導(dǎo)體硅基底材料表面；全面性形成一第二沉積層；在該凸?fàn)罟鑽u區(qū)上方定義出一第二接觸洞，其中該第二接觸洞底部露出該凸?fàn)罟鑽u區(qū)表面，且該第二接觸洞開口位在該第二沉積層表面。
2.如權(quán)利要求1所述的應(yīng)用在內(nèi)嵌式存儲器邏輯電路的三維空間元件的制作方法，其特征在于，所述的氧化層為二氧化硅層。
3.如權(quán)利要求1所述的應(yīng)用在內(nèi)嵌式存儲器邏輯電路的三維空間元件的制作方法，其特征在于，所述的第一沉積層為二氧化硅、氮化硅和氮氧化硅其中之一。
4.如權(quán)利要求1所述的應(yīng)用在內(nèi)嵌式存儲器邏輯電路的三維空間元件的制作方法，其特征在于，所述的第二沉積層為二氧化硅、氮化硅和氮氧化硅其中之一。
5.如權(quán)利要求1所述的應(yīng)用在內(nèi)嵌式存儲器邏輯電路的三維空間元件的制作方法，其特征在于，所述的平坦化步驟為化學(xué)機(jī)械式研磨法。
6.如權(quán)利要求1所述的應(yīng)用在內(nèi)嵌式存儲器邏輯電路的三維空間元件的制作方法，其特征在于，所述的第一接觸洞和第二接觸洞為填充導(dǎo)電金屬材料。
7.如權(quán)利要求1所述的應(yīng)用在內(nèi)嵌式存儲器邏輯電路的三維空間元件的制作方法，其特征在于，所述的第一金屬氧化半導(dǎo)體元件為P型金屬氧化半導(dǎo)體的晶體管或N型金屬氧化半導(dǎo)體的晶體管其中之一。
8.如權(quán)利要求1所述的應(yīng)用在內(nèi)嵌式存儲器邏輯電路的三維空間元件的制作方法，其特征在于，所述的第二金屬氧化半導(dǎo)體元件為P型金屬氧化半導(dǎo)體的晶體管或N型金屬氧化半導(dǎo)體的晶體管其中之一。
9.一種應(yīng)用在內(nèi)嵌式存儲器邏輯電路的三維空間元件結(jié)構(gòu)，包括一半導(dǎo)體硅基底材料，一存儲器區(qū)，一邏輯電路區(qū)，其特征在于，在該半導(dǎo)體硅基底材料上定義出至少一第一凹陷區(qū)與至少一凸?fàn)罟鑽u區(qū)，其中該第一凹陷區(qū)底部露出該半導(dǎo)體硅基底材料表面，而該凸?fàn)罟鑽u區(qū)包括一硅層和氧化層，其中該硅層為表層，該氧化層位在該硅層跟該半導(dǎo)體硅基底材料之間；該存儲器區(qū)，設(shè)置在該凹陷區(qū)上，包括至少一第一金屬氧化半導(dǎo)體元件在該凹陷區(qū)上，以及至少一電容結(jié)構(gòu)和至少一第一接觸洞；該邏輯電路區(qū)，設(shè)置在該凸?fàn)罟鑽u區(qū)上，包括至少一第二金屬氧化半導(dǎo)體元件和至少一第二接觸洞在該凸?fàn)罟鑽u區(qū)上。
10.如權(quán)利要求9所述的應(yīng)用在內(nèi)嵌式存儲器邏輯電路的三維空間元件結(jié)構(gòu)，其特征在于，所述的氧化層為二氧化硅層。
11.如權(quán)利要求9所述的應(yīng)用在內(nèi)嵌式存儲器邏輯電路的三維空間元件結(jié)構(gòu)，其特征在于，所述的第一金屬氧化半導(dǎo)體元件為P型金屬氧化半導(dǎo)體的晶體管或N型金屬氧化半導(dǎo)體的晶體管其中之一。
12.如權(quán)利要求9所述的應(yīng)用在內(nèi)嵌式存儲器邏輯電路的三維空間元件結(jié)構(gòu)，其特征在于，所述的第二金屬氧化半導(dǎo)體元件為P型金屬氧化半導(dǎo)體的晶體管或N型金屬氧化半導(dǎo)體的晶體管其中之一。
13.如權(quán)利要求9所述的應(yīng)用在內(nèi)嵌式存儲器邏輯電路的三維空間元件結(jié)構(gòu)，其特征在于，所述的第一接觸洞和第二接觸洞填充導(dǎo)電金屬材料。
全文摘要
一種應(yīng)用于內(nèi)嵌式存儲器邏輯電路的三維空間組件結(jié)構(gòu)及其制作方法，主要是將存儲器件形成于凹陷區(qū)(硅基板上面)而將邏輯電路形成于凸?fàn)顓^(qū)(SOI基板上面)；通過在凸?fàn)顓^(qū)上形成邏輯電路以增進(jìn)組件動作的速度，又由于存儲器與邏輯電路系分別形成在凹陷區(qū)及凸?fàn)顓^(qū)，故可以減少制作完成后，兩個區(qū)域(存儲器與邏輯組件)間的高度差。
文檔編號H01L21/70GK1438695SQ0210501
公開日2003年8月27日 申請日期2002年2月10日 優(yōu)先權(quán)日2002年2月10日
發(fā)明者吳忠政, 吳協(xié)霖 申請人:臺灣積體電路制造股份有限公司