電阻式存儲裝置的制造方法
【專利摘要】本發(fā)明提供一種電阻式存儲裝置，包括一第一存儲單元、一第二存儲單元以及一控制電路。第一存儲單元耦接一字線、一第一位線以及一源極線。第二存儲單元耦接字線、一第二位線以及源極線。控制電路控制字線、第一位線以及源極線的電平，用以對第一存儲單元進(jìn)行一設(shè)定動作。在進(jìn)行完設(shè)定動作后，第一存儲單元具有一第一阻抗?？刂齐娐房刂谱志€、第二位線以及源極線的電平，用以對第二存儲單元進(jìn)行一重置動作。在重置動作后，第二存儲單元具有一第二阻抗。第二阻抗大于第一阻抗。在進(jìn)行設(shè)定及重置動作時，控制電路令源極線的電平為一預(yù)設(shè)電平。本發(fā)明因不需調(diào)整源極線的電平而可縮短電阻式存儲裝置的讀取時間。
【專利說明】
電阻式存儲裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明是有關(guān)于一種存儲裝置，特別是有關(guān)于一種電阻式存儲裝置。
【背景技術(shù)】
[0002]—般而言，電腦的存儲器分為易失性存儲器與非易失性存儲器。非易失性存儲器包括，只讀存儲器(R0M)、可編程只讀存儲器(PROM)、可擦可編程只讀存儲器(EPROM)、以及快閃存儲器。易失性存儲器包括，動態(tài)隨機(jī)存取存儲器(DRAME)以及靜態(tài)隨機(jī)存取存儲器(SRAM)ο
[0003]目前新型易失性存儲器包括，鐵電存儲器(ferroelectric memory)、相變化存儲器(phase-change memory)、磁性存儲器(MRAM)及電阻式存儲器(RRAM)。由于電阻式存儲器具有結(jié)構(gòu)簡單、成本低、速度快與低功耗等優(yōu)點(diǎn)，故大幅被使用。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種電阻式存儲裝置，以提高電阻式存儲裝置的讀取速度。
[0005]本發(fā)明提供一種電阻式存儲裝置，包括一第一存儲單元、一第二存儲單元以及一控制電路。第一存儲單元耦接一字線、一第一位線以及一源極線。第二存儲單元耦接字線、一第二位線以及源極線。控制電路控制字線、第一位線以及源極線的電平，用以對第一存儲單元進(jìn)行一設(shè)定動作。在進(jìn)行完設(shè)定動作后，第一存儲單元具有一第一阻抗?？刂齐娐房刂谱志€、第二位線以及源極線的電平，用以對第二存儲單元進(jìn)行一重置動作。在重置動作后，第二存儲單元具有一第二阻抗。第二阻抗大于第一阻抗。在進(jìn)行設(shè)定動作時，控制電路令源極線的電平為一預(yù)設(shè)電平。在進(jìn)行重置動作時，控制電路令源極線的電平為預(yù)設(shè)電平。
[0006]本發(fā)明另提供一種控制方法，適用于一電阻式存儲裝置。電阻式存儲裝置具有一第一存儲單元以及一第二存儲單元。第一存儲單元耦接一字線、一第一位線以及一源極線。第二存儲單元耦接字線、一第二位線以及源極線。本發(fā)明的控制方法包括，執(zhí)行一設(shè)定動作，用以使第一存儲單元具有一第一阻抗以及執(zhí)行一重置動作，用以使第二存儲單元具有一第二阻抗。第二阻抗大于第一阻抗。設(shè)定及重置動作均包括提供預(yù)設(shè)電平予源極線。
[0007]本發(fā)明的電阻式存儲裝置由于在執(zhí)行驗(yàn)證動作時提供相同的電平予源極線，因此，不需調(diào)整源極線的電平故可縮短電阻式存儲裝置的讀取時間。
[0008]為讓本發(fā)明的特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉出較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下。
【附圖說明】
[0009]圖1為本發(fā)明的電阻式存儲裝置的示意圖。
[0010]圖2為本發(fā)明的存儲陣列110的內(nèi)部架構(gòu)示意圖。
[0011]圖3A、3B、4A及4B為字線、位線及源極線的電平示意圖。
[0012]圖5為本發(fā)明的控制方法的流程圖。
[0013]符號說明:
[0014]100:電阻式存儲裝置；110:存儲陣列；
[0015]120:控制電路；WL〈0> ?WL〈M>:字線；
[0016]BL〈0> ?BL〈N>:位線；SL〈0> ?SL〈M>:源極線；
[0017]Μ。。?Mmn:存儲單元；121:行解碼器；
[0018]122:列解碼器；123:寫入緩沖器；
[0019]124:電平控制器；125:感測放大單元；
[0020]Aff:輸入地址；AB:輸入地址；
[0021]DA:輸入數(shù)據(jù)；V.Vqn1:開啟電平；
[0022]Vqff1、V.:關(guān)閉電平；V SET1、Vset2:設(shè)定電平；
[0023]VSL:預(yù)設(shè)電平；V VRF1、Vvrf2:讀取電平；
[0024]Vreset1、Vreset2:重置電干；
[0025]310、320、330、340、350、360、410、420、430、440、450、460:電流路徑；
[0026]S510、S520、S530:步驟。
【具體實(shí)施方式】
[0027]圖1為本發(fā)明的電阻式存儲裝置的示意圖。如圖所示，電阻式存儲裝置100包括一存儲陣列110、一控制電路120、字線WL〈0>?WL〈M>、位線BL〈0>?BL〈N>以及源極線SL〈0>?SL〈M>。存儲陣列110包括存儲單元Μ。。?M MN。每一存儲單元耦接一相對應(yīng)的字線、位線以及源極線。以存儲單元M。。與Mqi為例，存儲單元M。。耦接字線WL〈0>、位線BL〈0>以及源極線SL〈0> ;存儲單元MQ1.接字線WL〈0>、位線BL〈1>以及源極線SL〈0>。
[0028]控制電路120控制字線WL〈0>?WL〈M>、位線BL〈0>?BL〈N>以及源極線SL〈0>?SL〈M>的電平，用以存取存儲單元M。。?Mmn。舉例而言，在一寫入模式下，控制電路120對存儲單元M。。?Mmn進(jìn)行一設(shè)定(set)動作或是一重置(reset)動作，用以寫入數(shù)據(jù)至存儲單元M。。?Mmn。在一讀取模式下，控制電路120進(jìn)行一驗(yàn)證(verify)動作，用以讀取存儲單元M。。?M MN所存儲的數(shù)據(jù)。
[0029]舉例而言，在控制電路120對一第一特定存儲單元進(jìn)行完設(shè)定動作后，第一特定存儲單元具有低阻抗，用以表示存儲在第一特定存儲單元的數(shù)據(jù)為O。在重置動作后，一第二特定存儲單元具有高阻抗，用以表示存儲在第二特定存儲單元的數(shù)據(jù)為I。因此，控制電路120根據(jù)存儲單元M。。?M ■的阻抗，便可得知存儲在存儲單元M。。?M _的數(shù)據(jù)。
[0030]在本實(shí)施例中，在進(jìn)行設(shè)定、重置及驗(yàn)證動作時，控制電路120將源極線SL〈0>?SL〈M>的電平維持在一預(yù)設(shè)電平。由于源極線SL〈0>?SL〈M>的電平維持在預(yù)設(shè)電平，故控制電路120不需改變源極線SL〈0>?SL〈M>的電平，因此，可縮短控制電路120寫入數(shù)據(jù)至存儲單元M。。?M MN的寫入時間。
[0031]在另一實(shí)施例中，控制電路120同時進(jìn)行設(shè)定與重置動作。舉例而言，在控制電路120對存儲單元M。。進(jìn)行設(shè)定動作的同時，控制電路120對存儲單元M ?^進(jìn)行重置動作。在其它實(shí)施例中，控制電路120先對存儲單元M。。?Mmn進(jìn)行設(shè)定動作，再對存儲單元M。。?Mmn進(jìn)行重置動作。
[0032]在本實(shí)施例中，控制電路120包括一行解碼器121、一列解碼器122、一寫入緩沖器123、一電平控制器124以及一感測放大單元125，但并非用以限制本發(fā)明。任何可控制字線WL<0>?WL〈M>、位線BL〈0>?BL〈N>、源極線SL〈0>?SL〈M>的電平的電路架構(gòu)，均可作為控制電路120。
[0033]行解碼器121耦接字線WL〈0>?WL〈M>，并對輸入地址AW進(jìn)行解碼，再根據(jù)解碼結(jié)果開啟至少一字線。列解碼器122耦接位線BL〈0>?BL〈N>，并對輸入地址AB進(jìn)行解碼，再根據(jù)解碼結(jié)果開啟至少一位線。寫入緩沖器123將輸入數(shù)據(jù)DA寫入至少一存儲單元之中。
[0034]電平控制器124耦接源極線SL〈0>?SL〈M>，用以控制源極線SL〈0>?SL〈M>的電平。在本實(shí)施例中，每一源極線SL〈0>?SL〈M>耦接到同一電平控制器124。本發(fā)明并不限制源極線SL〈0>?SL〈M>與電平控制器之間的連接關(guān)系。在另一可能實(shí)施例中，源極線SL〈0>?SL〈M>先耦接在一起，再耦接至一電平控制器。在其它實(shí)施例中，源極線SL〈0>?SL〈M>被劃分成許多群組。每一群組耦接一相對應(yīng)的電平控制器。
[0035]感測放大單元125驗(yàn)證存儲單元Mfl。?Mmn所存儲的數(shù)據(jù)，并以并列(parallelout)或串列(serial out)方式輸出數(shù)據(jù)。本發(fā)明并不限定感測放大單元125如何驗(yàn)證存儲單元。在一可能實(shí)施例中，感測放大單元125是利用一互補(bǔ)式檢測(complement sensing)方法，驗(yàn)證存儲單元所存儲的數(shù)據(jù)。在互補(bǔ)式檢測方法中，每一存儲單元包括一第一次存儲單元以及一第二次存儲單元。第一及第二次存儲單元的阻抗具有互補(bǔ)關(guān)系。在一可能實(shí)施例中，當(dāng)?shù)谝患暗诙未鎯卧謩e具有低阻抗及高阻抗時，表示此存儲單元所存儲的數(shù)據(jù)為O ;若第一及第二次存儲單元分別具有高阻抗及低阻抗時，表示此存儲單元所存儲的數(shù)據(jù)為I。因此，根據(jù)第一及第二次存儲單元的阻抗，便可得知存儲單元所存儲的數(shù)據(jù)。
[0036]在另一可能實(shí)施例中，感測放大單元125是利用一參考檢測(referencesensing)方法，驗(yàn)證存儲單元所存儲的數(shù)據(jù)。在參考檢測方法中，感測放大單元125將每一存儲單元的阻抗與一參考阻抗相比較，并根據(jù)比較結(jié)果，得知存儲單元所存儲的數(shù)據(jù)。
[0037]圖2為本發(fā)明的存儲陣列110的內(nèi)部架構(gòu)示意圖。為方便說明，圖2僅顯示字線WL〈0>?WL〈3>、位線BL〈0>?BL〈3>、源極線SL〈0>?SL〈2>以及存儲單元Μ。。?M 33。在本實(shí)施例中，源極線SL〈0>?SL〈2>耦接在一起。
[0038]如圖所示，每一存儲單元具有一晶體管以及一可變電阻。以存儲單元M。。為例，晶體管T。。的柵極耦接字線WL〈0>。晶體管T。。的一端耦接源極線SL〈0>?？勺冸娮鑂。。耦接于晶體管T。。的另一端與位線BL〈0>之間。在本實(shí)施例中，當(dāng)控制電路120對存儲單元M。。進(jìn)行設(shè)定動作時，可變電阻Rm便具有低阻抗。當(dāng)控制電路120對存儲單元M。。進(jìn)行重置動作時，可變電阻Rm便具有高阻抗。
[0039]圖3A、3B、4A及4B為字線、位線及源極線的電平示意圖。為方便說明，圖3A、3B、4A及4B僅顯示存儲單元M。。?M13、字線WL〈0>?WL〈 1>、位線BL〈0>?BL〈3>及源極線SL〈0>?SL<1>0
[0040]當(dāng)字線WL〈0>為一開啟電平Vi3ni時，便可開啟存儲單元M。。?M。3的晶體管T。。?T03O由于字線WL〈1>為一關(guān)閉電平Vqffi，故不開啟存儲單元M1。?M 13的晶體管T i。?T 13。在一可能實(shí)施例中，關(guān)閉電平Vi3ffi為一接地電平。
[0041]在本實(shí)施例中，源極線SL〈0>?SL〈1>的電平為一預(yù)設(shè)電平Va。位線BL〈0>為一設(shè)定電平Vseti，并且設(shè)定電平Vseti大于預(yù)設(shè)電平V SLο因此，在存儲單元M。。中形成一電流路徑310。由于電流路徑310的電流是由可變電阻R。。流向晶體管T。。，故對存儲單元M。。進(jìn)行一設(shè)定動作。在設(shè)定動作后，存儲單元M。。具有一低阻抗。在一可能實(shí)施例中，存儲單元M。。所存儲的數(shù)據(jù)為O。
[0042]在本實(shí)施例中，位線BL〈1>的電平等于預(yù)設(shè)電平Va。由于位線BL〈1>與源極線SL〈0>具有相同的電平，故在存儲單元Mm內(nèi)并不會形成電流路徑。因此，不會對存儲單元
1。1進(jìn)行設(shè)定或重置動作。在其它實(shí)施例中，若不需對某些特定的存儲單元進(jìn)行寫入或重置動作時，則可令特定存儲單元所耦接的位線的電平等于源極線的電平。
[0043]位線BL〈2>?BL〈3>為一重置電平Vreseti。在本實(shí)施例中，由于重置電平Vreseti小于預(yù)設(shè)電平Va，因此，在存儲單元]?。2與Mid3內(nèi)分別形成電流路徑320與330。由于電流路徑320的電流是由晶體管Tffi流向可變電阻Rffi，故對存儲單元Mffi進(jìn)行一重置動作。同樣地，存儲單元Mti3也會進(jìn)行重置動作。在重置動作后，可變電阻1?。2與RtJ3均為高阻抗。在本實(shí)施例中，存儲在存儲單元M。# M。3的數(shù)據(jù)均為I。
[0044]本發(fā)明并不限定預(yù)設(shè)電平^的大小。在本實(shí)施例中，預(yù)設(shè)電平Va位于設(shè)定電平Vseti與重置電平V RESET1之間，并且設(shè)定電平V SET1大于重置電平V RESET1。在一可能實(shí)施例中，重置電平Vreseti為一接地電平。在此例中，由于不需產(chǎn)生負(fù)電平，故可降低電阻式存儲裝置的復(fù)雜度。
[0045]在本實(shí)施例中，在進(jìn)行設(shè)定與重置動作時，源極線SL〈0>的電平維持在預(yù)設(shè)電平Va。另外，由于設(shè)定動作與重置動作同時進(jìn)行，故可大幅存儲陣列110的寫入時間。
[0046]圖3B為本發(fā)明的驗(yàn)證(Verify)動作的示意圖。字線WL〈0>為一開啟電平Vqni，用以驗(yàn)證存儲單元M。。?M。3所存儲的數(shù)據(jù)。在本實(shí)施例中，在進(jìn)行驗(yàn)證動作時，源極線SL〈0>的電平仍維持在預(yù)設(shè)電平Va。此時，位線BL〈0>?BL〈3>的電平為一讀取電平Vvrfi。在本實(shí)施例中，讀取電平Vvrfi大于預(yù)設(shè)電平V 因此，在存儲單元M。。、中分別形成電流路徑340、350與360。電流路徑340的電流是由可變電阻R。。流向晶體管T。。。電流路徑350的電流是由可變電阻‘流向晶體管T 02。電流路徑360的電流是由可變電阻1?。3流向晶體管1；3。在一可能實(shí)施例中，電流路徑340的電流大于電流路徑350與360的電流。電流路徑340的電流可能為10uA，電流路徑350與360的電流可能為luA。在本實(shí)施例中，根據(jù)電流路徑340、350與360的電流，便可得知存儲單元M。。?M。3的阻抗，再借由存儲單元M。。?M。3的阻抗，便可得知存儲單元M。。?M。3所存儲的數(shù)據(jù)。
[0047]圖4A為本發(fā)明的設(shè)定及重置動作的示意圖。圖4A相似圖3A，不同之處在于，圖4A的源極線SL〈0>的電平為一接地電平GND。由于源極線SL〈0>的電平位于設(shè)定電平Vset2與重置電平Vreset2之間，故可得知設(shè)定電平V SET2為一正電平，而重置電平V RESET2為一負(fù)電平。在一可能實(shí)施例中，設(shè)定電平Vset2與接地電平GND之間的電平差等于重置電平V RESET2與接地電平GND之間的電平差。
[0048]由于字線WL〈1>的電平為一關(guān)閉電平V.，故不開啟存儲單元M1。?M 13里的晶體管!^?！^。在一可能實(shí)施例中，關(guān)閉電平Viw2等于重置電平V RESET2。在另一實(shí)施例中，關(guān)閉電平Viw2小于關(guān)閉電平Vi3ffi。在其它實(shí)施例中，圖4A的開啟電平Vi3n2、設(shè)定電平Vset2、重置電平Vreset2分別小于圖3A的開啟電平V _、設(shè)定電平Vset1、重置電平VRESET1。因此，不需使用大尺寸的高壓元件作為晶體管T。。?T 13，并且增加存儲裝置的可使用空間并減少存儲裝置的元件成本。在本實(shí)施例中，電流路徑410的電流是由可變電阻R。。流向晶體管T。。;電流路徑420的電流是由晶體管1；2流向可變電阻R。2;電流路徑430的電流是由晶體管T。3流向可變電阻RQ3。
[0049]圖4B為本發(fā)明的驗(yàn)證動作的示意圖。字線WL〈0>為一開啟電平V.，用以驗(yàn)證存儲單元M。。?]\1。3所存儲的數(shù)據(jù)。在本實(shí)施例中，在進(jìn)行驗(yàn)證動作時，源極線SL〈0>仍為接地電平GND。此時，位線BL〈0>?BL〈3>均為一讀取電平VVRF2。在本實(shí)施例中，讀取電平Vvrf2小于讀取電平VVRF1。另外，電流路徑440、450與460的電流均是由可變電阻流入晶體管。
[0050]圖5為本發(fā)明的控制方法的流程圖。本發(fā)明的控制方法適用于一電阻式存儲裝置。在一可能實(shí)施例中，電阻式存儲裝置具有一第一存儲單元以及一第二存儲單元。第一存儲單元耦接一字線、一第一位線以及一源極線。第二存儲單元耦接該字線、一第二位線以及該源極線。
[0051]步驟S510執(zhí)行一設(shè)定動作。假設(shè)，步驟S510對第一存儲單元進(jìn)行設(shè)定動作。在一可能實(shí)施例中，提供一開啟電平予字線，提供一設(shè)定電平予第一位線，并提供一預(yù)設(shè)電平予源極線。執(zhí)行設(shè)定動作后，該第一存儲單元具有一第一阻抗，如低阻抗。
[0052]步驟S520執(zhí)行一重置動作。假設(shè)，步驟S520是對第二存儲單元進(jìn)行重置動作。在一可能實(shí)施例中，提供開啟電平予字線，提供一重置電平予第二位線，并提供預(yù)設(shè)電平予源極線。在此例中，執(zhí)行完重置動作后，第二存儲單元具有一第二阻抗，如高阻抗。在進(jìn)行設(shè)定及重置動作時，提供相同的電平予源極線。因此，不需調(diào)整源極線的電平，并且減少電阻式存儲裝置的寫入時間。
[0053]在一可能實(shí)施例中，步驟S510與S520同時進(jìn)行。在另一實(shí)施例中，重置電平小于設(shè)定電平。在本實(shí)施例中，預(yù)設(shè)電平位于設(shè)定電平與重置電平之間。在一可能實(shí)施例中，重置電平為一接地電平。
[0054]在另一可能實(shí)施例中，預(yù)設(shè)電平為一接地電平。在此例中，重置電平為一負(fù)電平。在其它實(shí)施例中，若不需對一特定存儲單元進(jìn)行設(shè)定或重置動作時，則可提供預(yù)設(shè)電平予特定存儲單元所耦接的位線。在一可能實(shí)施例中，特定存儲單元設(shè)置于第一及第二存儲單元之間。
[0055]在其它實(shí)施例中，還包括步驟S530。步驟S530進(jìn)行一驗(yàn)證動作。在一可能實(shí)施例中，步驟S530檢測第一存儲單元的阻抗，并將檢測結(jié)果與一參考阻抗進(jìn)行比較。在另一可能實(shí)施例中，第一及第二存儲單元各自具有一第一次存儲單元以及一第二次存儲單元。以第一存儲單元為例，步驟S530讀取第一存儲單元的第一及第二次存儲單元的阻抗，并根據(jù)讀取結(jié)果得知存儲在第一存儲單元的數(shù)據(jù)數(shù)值。
[0056]在其它實(shí)施例中，在進(jìn)行驗(yàn)證動作時，提供開啟電平予字線、提供一讀取電平予第一及第二位線，并提供一預(yù)設(shè)電平予源極線，用以檢測存儲單元的阻抗。在一可能實(shí)施例中，讀取電平大于預(yù)設(shè)電平，但并非用以限制本發(fā)明。由于在執(zhí)行驗(yàn)證動作時，提供相同的電平予源極線，因此，不需調(diào)整源極線的電平，故可縮短電阻式存儲裝置的讀取時間。
[0057]除非另作定義，在此所有詞匯(包含技術(shù)與科學(xué)詞匯)均屬本發(fā)明所屬技術(shù)領(lǐng)域中技術(shù)人員的一般理解。此外，除非明白表示，詞匯于一般字典中的定義應(yīng)解釋為與其相關(guān)技術(shù)領(lǐng)域的文章中意義一致，而不應(yīng)解釋為理想狀態(tài)或過分正式的語態(tài)。
[0058]雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定的為準(zhǔn)。
【主權(quán)項(xiàng)】
1.一種電阻式存儲裝置，其特征在于，包括: 一第一存儲單元，耦接一字線、一第一位線以及一源極線； 一第二存儲單元，耦接該字線、一第二位線以及該源極線；以及 一控制電路，控制該字線、該第一位線以及該源極線的電平，用以對該第一存儲單元進(jìn)行一設(shè)定動作，在進(jìn)行完該設(shè)定動作后，該第一存儲單元具有一第一阻抗，該控制電路控制該字線、該第二位線以及該源極線的電平，用以對該第二存儲單元進(jìn)行一重置動作，在該重置動作后，該第二存儲單元具有一第二阻抗，該第二阻抗大于該第一阻抗； 其中，在進(jìn)行該設(shè)定動作時，該控制電路令該源極線的電平為一預(yù)設(shè)電平，在進(jìn)行該重置動作時，該控制電路令該源極線的電平為該預(yù)設(shè)電平。2.如權(quán)利要求1所述的電阻式存儲裝置，其特征在于，該控制電路同時進(jìn)行該設(shè)定動作與該重置動作。3.如權(quán)利要求2所述的電阻式存儲裝置，其特征在于，在進(jìn)行該設(shè)定動作及該重置動作時，該控制電路令該第一位線為一設(shè)定電平，并令該第二位線為一重置電平，該重置電平小于該設(shè)定電平。4.如權(quán)利要求3所述的電阻式存儲裝置，其特征在于，該預(yù)設(shè)電平位于該設(shè)定電平與該重置電平之間。5.如權(quán)利要求4所述的電阻式存儲裝置，其特征在于，該預(yù)設(shè)電平為一接地電平。6.如權(quán)利要求1所述的電阻式存儲裝置，其特征在于，該控制電路借由控制該字線、該第一位線以及該源極線的電平，對該第一及第二存儲單元進(jìn)行一驗(yàn)證動作，用以讀取該第一及第二存儲單元所存儲的數(shù)據(jù)，在進(jìn)行該驗(yàn)證動作時，該源極線的電平等于該預(yù)設(shè)電平。7.如權(quán)利要求6所述的電阻式存儲裝置，其特征在于，在進(jìn)行該驗(yàn)證動作時，該第一及第二位線的電平相同。8.如權(quán)利要求7所述的電阻式存儲裝置，其特征在于，該控制電路具有一感測放大單元，在進(jìn)行該驗(yàn)證動作時，該感測放大單元將該第一存儲單元的阻抗與一參考阻抗進(jìn)行比較，用以驗(yàn)證該第一存儲單元所存儲的數(shù)據(jù)。9.如權(quán)利要求7所述的電阻式存儲裝置，其特征在于，該第一存儲單元具有一第一次存儲單元以及一第二次存儲單元，該控制電路具有一感測放大單元，在進(jìn)行該驗(yàn)證動作時，該感測放大單元讀取該第一及第二次存儲單元的阻抗，用以驗(yàn)證該第一存儲單元所存儲的數(shù)據(jù)。10.如權(quán)利要求1所述的電阻式存儲裝置，其特征在于，還包括: 一第三存儲單元，耦接該字線、一第三位線以及該源極線，其中該第三位線位于該第一及第二位線之間，當(dāng)該控制電路進(jìn)行該設(shè)定或重置動作時，該控制電路令該第三位線為該預(yù)設(shè)電平；在該第三存儲單元未進(jìn)行該設(shè)定或重置動作時，該第三存儲單元不提供電流路徑。
【文檔編號】G11C13/00GK105989877SQ201510051822
【公開日】2016年10月5日
【申請日】2015年2月2日
【發(fā)明人】洪希賢, 謝明輝, 柳德鉉
【申請人】華邦電子股份有限公司