同一時刻，提高了繞組電流解耦的準(zhǔn)確性。
【附圖說明】
[0017]圖1為本發(fā)明的一種通信數(shù)據(jù)流向示意圖；
[0018]圖2為采用本發(fā)明方法的一種時序示意圖。
【具體實施方式】
[0019]下面通過具體實施例，并結(jié)合附圖，對本發(fā)明的技術(shù)方案作進(jìn)一步的具體說明。
[0020]實施例:
[0021]—種在伺服系統(tǒng)中的串行編碼器通信時數(shù)據(jù)采集同步的方法(參見附圖1和附圖
2)，所述伺服系統(tǒng)包括主機和FPGA、編碼器、隔離變壓器和總線收發(fā)器，所述FPGA與所述主機電連接，所述FPGA依次通過總線收發(fā)器與隔離變壓器與所述的編碼器通信連接，所述在伺服系統(tǒng)中的串行編碼器通信時數(shù)據(jù)采集同步的方法包括以下步驟:
[0022]步驟一:主機中的ePWM定時器產(chǎn)生同步信號，主機將同步信號發(fā)送給FPGA，
[0023]步驟二:經(jīng)過延遲之后，主機中的ePWM定時器觸發(fā)ADC啟動電流采樣，
[0024]步驟三:FPGA收到DSP發(fā)出的同步信號后，向編碼器請求數(shù)據(jù)，當(dāng)FPGA根據(jù)獲取的編碼器數(shù)據(jù)準(zhǔn)備好后，發(fā)出數(shù)據(jù)準(zhǔn)備好信號通知主機，主機開始接受FPGA數(shù)據(jù)，
[0025]步驟四:主機收到的FPGA數(shù)據(jù)進(jìn)行轉(zhuǎn)子磁場定向運算，當(dāng)主機的轉(zhuǎn)子磁場定向運算完成后更改ePWM定時器的寄存器值，
[0026]步驟五:一個在伺服系統(tǒng)中的串行編碼器通信時數(shù)據(jù)采集同步的控制周期的信號同步完成。所述主機為DSP芯片，所述編碼器為18位絕對值編碼器。DSP芯片與FPGA的通信采用SPI同步串行總線和2個1 口通信。所述DSP芯片為德州儀器公司F28M35H52C1，所述FPGA為Altera公司EP4CE30F23IN7，所述編碼器為德國西克18位絕對值編碼器EKS36-2KF0A018A，所述總線收發(fā)器為為SN65HVD10D型號的RS-485收發(fā)器。觸發(fā)啟動ADC電流采樣比同步信號發(fā)出需要滯后時間AT，AT為伺服系統(tǒng)電流采樣回路的總延時。
[0027]采用本發(fā)明的方法能夠?qū)崿F(xiàn)伺服電機的準(zhǔn)確轉(zhuǎn)子磁場定向控制。DSP與FPGA的通信采用SPI同步串行總線，外加DSP發(fā)出的同步信號和FPGA發(fā)出的數(shù)據(jù)準(zhǔn)備好信號輔助同步。同步信號為DSP發(fā)給FPGA的同步信號，該信號的發(fā)出由DSP的ePWM定時器觸發(fā)發(fā)出，再經(jīng)過一定延遲之后，ePWM定時器觸發(fā)ADC啟動采樣。FPGA收到DSP發(fā)出的同步信號后，向編碼器請求數(shù)據(jù)，當(dāng)FPGA把數(shù)據(jù)準(zhǔn)備好后，會通過數(shù)據(jù)準(zhǔn)備好信號通知DSP，DSP開始接受數(shù)據(jù)。DSP收到數(shù)據(jù)后再進(jìn)行轉(zhuǎn)子磁場定向運算，運算完成后更改ePWM定時器的寄存器值，一個控制周期的信號同步就此完成。采用本發(fā)明的方法，不僅可以連續(xù)不斷高速對電機繞組中的電流進(jìn)行采樣，并同步根據(jù)轉(zhuǎn)子位置進(jìn)行坐標(biāo)變換解耦。提高了繞組電流解耦的準(zhǔn)確性。
[0028]以上所述的實施例只是本發(fā)明的一種較佳的方案，并非對本發(fā)明作任何形式上的限制，在不超出權(quán)利要求所記載的技術(shù)方案的前提下還有其它的變體及改型。
【主權(quán)項】
1.一種在伺服系統(tǒng)中的串行編碼器通信時數(shù)據(jù)采集同步的方法，其特征在于:所述伺服系統(tǒng)包括主機和FPGA、編碼器、隔離變壓器和總線收發(fā)器，所述FPGA與所述主機電連接，所述FPGA依次通過總線收發(fā)器與隔離變壓器與所述的編碼器通信連接，所述在伺服系統(tǒng)中的串行編碼器通信時數(shù)據(jù)采集同步的方法包括以下步驟: 步驟一:主機中的ePWM定時器產(chǎn)生同步信號，主機將同步信號發(fā)送給FPGA， 步驟二:經(jīng)過延遲之后，主機中的ePWM定時器觸發(fā)ADC啟動電流采樣， 步驟三:FPGA收到DSP發(fā)出的同步信號后，向編碼器請求數(shù)據(jù)，當(dāng)FPGA根據(jù)獲取的編碼器數(shù)據(jù)準(zhǔn)備好后，發(fā)出數(shù)據(jù)準(zhǔn)備好信號通知主機，主機開始接受FPGA數(shù)據(jù)， 步驟四:主機收到的FPGA數(shù)據(jù)進(jìn)行轉(zhuǎn)子磁場定向運算，當(dāng)主機的轉(zhuǎn)子磁場定向運算完成后更改ePWM定時器的寄存器值， 步驟五:一個在伺服系統(tǒng)中的串行編碼器通信時數(shù)據(jù)采集同步的控制周期的信號同步完成。2.根據(jù)權(quán)利要求1所述的在伺服系統(tǒng)中的串行編碼器通信時數(shù)據(jù)采集同步的方法，其特征在于:所述主機為DSP芯片，所述編碼器為18位絕對值編碼器。3.根據(jù)權(quán)利要求2所述的在伺服系統(tǒng)中的串行編碼器通信時數(shù)據(jù)采集同步的方法，其特征在于:DSP芯片與FPGA的通信采用SPI同步串行總線和2個1 口通信。4.根據(jù)權(quán)利要求2所述的在伺服系統(tǒng)中的串行編碼器通信時數(shù)據(jù)采集同步的方法，其特征在于:所述03?芯片為德州儀器公司？2813 5!152(:1，所述？？64為41丨6^公司EP4CE30F23IN7，所述編碼器為德國西克18位絕對值編碼器EKS36-2KF0A018A，所述總線收發(fā)器為為SN65HVD10D型號的RS-485收發(fā)器。5.根據(jù)權(quán)利要求1所述的在伺服系統(tǒng)中的串行編碼器通信時數(shù)據(jù)采集同步的方法，其特征在于:觸發(fā)啟動ADC電流采樣比同步信號發(fā)出需要滯后時間△ T，△ T為伺服系統(tǒng)電流采樣回路的總延時。
【專利摘要】本發(fā)明涉及一種在伺服系統(tǒng)中的串行編碼器通信時數(shù)據(jù)采集同步的方法，解決了現(xiàn)有技術(shù)的不足，技術(shù)方案為：包括步驟一：主機中的ePWM定時器產(chǎn)生同步信號，主機將同步信號發(fā)送給FPGA，步驟二：經(jīng)過延遲之后，主機中的ePWM定時器觸發(fā)ADC啟動電流采樣，步驟三：FPGA收到DSP發(fā)出的同步信號后，向編碼器請求數(shù)據(jù)，當(dāng)FPGA根據(jù)獲取的編碼器數(shù)據(jù)準(zhǔn)備好后，發(fā)出數(shù)據(jù)準(zhǔn)備好信號通知主機，主機開始接受FPGA數(shù)據(jù)，步驟四：主機收到的FPGA數(shù)據(jù)進(jìn)行轉(zhuǎn)子磁場定向運算，當(dāng)主機的轉(zhuǎn)子磁場定向運算完成后更改ePWM定時器的寄存器值，步驟五：一個在伺服系統(tǒng)中的串行編碼器通信時數(shù)據(jù)采集同步的控制周期的信號同步完成。
【IPC分類】H04J3/06
【公開號】CN105656591
【申請?zhí)枴?br>【發(fā)明人】郝兆禮, 曲強, 祝閩, 劉硯, 徐敏珍, 白政巧
【申請人】杭州娃哈哈精密機械有限公司
【公開日】2016年6月8日
【申請日】2015年12月30日