在伺服系統(tǒng)中的串行編碼器通信時(shí)數(shù)據(jù)采集同步的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種數(shù)據(jù)采集同步的方法，特別涉及一種在伺服系統(tǒng)中的串行編碼器通信時(shí)數(shù)據(jù)采集同步的方法。
【背景技術(shù)】
[0002]在當(dāng)前伺服系統(tǒng)中，越來越多的場(chǎng)合需要高精度絕對(duì)值編碼器，因?yàn)橛行﹫?chǎng)合需要長(zhǎng)距離傳輸，編碼器的通信采用串行接口。串行接口在傳輸數(shù)據(jù)包時(shí)需要一定的時(shí)間，時(shí)間長(zhǎng)短取決于數(shù)據(jù)包長(zhǎng)度，波特率等因素?，F(xiàn)在伺服電機(jī)絕大多數(shù)是永磁同步電機(jī)，控制策略上采用位置環(huán)路，速度環(huán)路，轉(zhuǎn)矩環(huán)路的三閉環(huán)控制。轉(zhuǎn)矩環(huán)路是伺服系統(tǒng)的內(nèi)環(huán)，該環(huán)路響應(yīng)參數(shù)對(duì)另外兩個(gè)環(huán)路有著重要影響。伺服系統(tǒng)轉(zhuǎn)矩環(huán)路是通過控制永磁同步電機(jī)的勵(lì)磁電流和轉(zhuǎn)矩電流實(shí)現(xiàn)的。需要連續(xù)不斷高速對(duì)電機(jī)繞組中的電流進(jìn)行采樣，并根據(jù)轉(zhuǎn)子位置進(jìn)行坐標(biāo)變換解耦。為了保證繞組電流解耦的準(zhǔn)確性，繞組電流的采集和轉(zhuǎn)子位置的采集需要保證同一時(shí)刻，所以設(shè)計(jì)一種電流數(shù)據(jù)采集和轉(zhuǎn)子位置采集的同步方法是必要的。
[0003]中國(guó)專利申請(qǐng)?zhí)?CN201410059326.1公開日2014年5月21日，公開了一種數(shù)據(jù)通信設(shè)備CPU收發(fā)報(bào)文保護(hù)系統(tǒng)，包含:接口模塊用于接收網(wǎng)絡(luò)驅(qū)動(dòng)向CPU發(fā)送的協(xié)議報(bào)文;開關(guān)控制模塊分配各個(gè)協(xié)議對(duì)應(yīng)的固定帶寬，并通過若干個(gè)開關(guān)函數(shù)開關(guān)對(duì)應(yīng)的協(xié)議;資源分配模塊根據(jù)網(wǎng)絡(luò)驅(qū)動(dòng)所發(fā)送的協(xié)議報(bào)文，確定各個(gè)協(xié)議報(bào)文的優(yōu)先級(jí)，并給不同的優(yōu)先級(jí)設(shè)置對(duì)應(yīng)的權(quán)重;報(bào)警模塊設(shè)置警告閥值，為設(shè)定的CPU使用率的報(bào)警上限值;本發(fā)明還提供一種數(shù)據(jù)通信設(shè)備CPU收發(fā)報(bào)文保護(hù)方法。本發(fā)明能夠保證CPU正常的收發(fā)包，防止上報(bào)CPU的報(bào)文數(shù)量過多，導(dǎo)致CPU資源被耗盡，造成系統(tǒng)死機(jī);同時(shí)，通過查詢CPU的利用率和檢測(cè)報(bào)文的當(dāng)前流量，動(dòng)態(tài)調(diào)整上報(bào)CHJ的帶寬，使得CPU資源得到更有效的利用。但是此技術(shù)方案，無法連續(xù)不斷高速對(duì)電機(jī)繞組中的電流進(jìn)行采樣，不能根據(jù)轉(zhuǎn)子位置進(jìn)行坐標(biāo)變換解耦。因此為了保證繞組電流解耦的準(zhǔn)確性，繞組電流的采集和轉(zhuǎn)子位置的采集需要保證同一時(shí)刻，

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于解決上述現(xiàn)有技術(shù)存在無法連續(xù)不斷高速對(duì)電機(jī)繞組中的電流進(jìn)行采樣，不能根據(jù)轉(zhuǎn)子位置進(jìn)行坐標(biāo)變換解耦的問題，提供了一種在伺服系統(tǒng)中的串行編碼器通信時(shí)數(shù)據(jù)采集同步的方法。
[0005]本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是:一種在伺服系統(tǒng)中的串行編碼器通信時(shí)數(shù)據(jù)采集同步的方法，所述伺服系統(tǒng)包括主機(jī)和FPGA、編碼器、隔離變壓器和總線收發(fā)器，所述FPGA與所述主機(jī)電連接，所述FPGA依次通過總線收發(fā)器與隔離變壓器與所述的編碼器通信連接，所述在伺服系統(tǒng)中的串行編碼器通信時(shí)數(shù)據(jù)采集同步的方法包括以下步驟:
[0006]步驟一:主機(jī)中的ePWM定時(shí)器產(chǎn)生同步信號(hào)，主機(jī)將同步信號(hào)發(fā)送給FPGA，
[0007]步驟二:經(jīng)過延遲之后，主機(jī)中的ePWM定時(shí)器觸發(fā)ADC啟動(dòng)電流采樣，
[0008]步驟三:FPGA收到DSP發(fā)出的同步信號(hào)后，向編碼器請(qǐng)求數(shù)據(jù)，當(dāng)FPGA根據(jù)獲取的編碼器數(shù)據(jù)準(zhǔn)備好后，發(fā)出數(shù)據(jù)準(zhǔn)備好信號(hào)通知主機(jī)，主機(jī)開始接受FPGA數(shù)據(jù)，
[0009]步驟四:主機(jī)收到的FPGA數(shù)據(jù)進(jìn)行轉(zhuǎn)子磁場(chǎng)定向運(yùn)算，當(dāng)主機(jī)的轉(zhuǎn)子磁場(chǎng)定向運(yùn)算完成后更改ePWM定時(shí)器的寄存器值，
[0010]步驟五:一個(gè)在伺服系統(tǒng)中的串行編碼器通信時(shí)數(shù)據(jù)采集同步的控制周期的信號(hào)冋步完成。
[0011]采用本發(fā)明的方法能夠?qū)崿F(xiàn)伺服電機(jī)的準(zhǔn)確轉(zhuǎn)子磁場(chǎng)定向控制。DSP與FPGA的通信采用SPI同步串行總線，外加DSP發(fā)出的同步信號(hào)和FPGA發(fā)出的數(shù)據(jù)準(zhǔn)備好信號(hào)輔助同步。同步信號(hào)為DSP發(fā)給FPGA的同步信號(hào)，該信號(hào)的發(fā)出由DSP的ePWM定時(shí)器觸發(fā)發(fā)出，再經(jīng)過一定延遲之后，ePWM定時(shí)器觸發(fā)ADC啟動(dòng)采樣。FPGA收到DSP發(fā)出的同步信號(hào)后，向編碼器請(qǐng)求數(shù)據(jù)，當(dāng)FPGA把數(shù)據(jù)準(zhǔn)備好后，會(huì)通過數(shù)據(jù)準(zhǔn)備好信號(hào)通知DSP，DSP開始接受數(shù)據(jù)。DSP收到數(shù)據(jù)后再進(jìn)行轉(zhuǎn)子磁場(chǎng)定向運(yùn)算，運(yùn)算完成后更改ePWM定時(shí)器的寄存器值，一個(gè)控制周期的信號(hào)同步就此完成。采用本發(fā)明的方法，不僅可以連續(xù)不斷高速對(duì)電機(jī)繞組中的電流進(jìn)行采樣，并同步根據(jù)轉(zhuǎn)子位置進(jìn)行坐標(biāo)變換解耦。保證繞組電流的采集和轉(zhuǎn)子位置的采集需要保證同一時(shí)刻，提高了繞組電流解耦的準(zhǔn)確性。
[0012]作為優(yōu)選，所述主機(jī)為DSP芯片，所述編碼器為18位絕對(duì)值編碼器。
[0013]作為優(yōu)選，DSP芯片與FPGA的通信采用SPI同步串行總線和2個(gè)1口通信。伺服驅(qū)動(dòng)器與編碼器通信采用Hiperface DSL通信協(xié)議進(jìn)行通信。該協(xié)議符合目前的RS485標(biāo)準(zhǔn)，傳輸速率達(dá)9.216 MBd。數(shù)據(jù)的傳輸與驅(qū)動(dòng)周期同步，自動(dòng)同步驅(qū)動(dòng)器周期，實(shí)現(xiàn)了驅(qū)動(dòng)器電路的優(yōu)化，最短周期為12.15ys，減少電纜和布線成本。RS-485是異步串行半雙工通信，接口采用差分方式傳輸，并不需要相對(duì)于某個(gè)參照點(diǎn)來檢測(cè)信號(hào)，系統(tǒng)需檢測(cè)兩線之間的電位差來識(shí)別數(shù)據(jù)。本方案通過FPGA、RS-485收發(fā)器和總線隔離變壓器來實(shí)現(xiàn)伺服驅(qū)動(dòng)器與反饋編碼器的接口。DSP作為伺服運(yùn)算的核心，為了保證高精度的轉(zhuǎn)子磁場(chǎng)定向控制，需要同步采集電機(jī)轉(zhuǎn)子的位置和電機(jī)繞組中的電流數(shù)據(jù)，DSP與FPGA的接口選用SPI總線外加1 口進(jìn)行輔助同步通信。FPGA的IPcore實(shí)現(xiàn)了反饋編碼器編碼器的通信解碼，包括RS-485數(shù)據(jù)包的接收以及控制周期的同步。
[0014]作為優(yōu)選，所述DSP芯片為德州儀器公司F28M35H52C1，所述FPGA為Altera公司EP4CE30F23IN7，所述編碼器為德國(guó)西克18位絕對(duì)值編碼器EKS36-2KF0A018A，所述總線收發(fā)器為為SN65HVD10D型號(hào)的RS-485收發(fā)器。
[0015]作為優(yōu)選，觸發(fā)啟動(dòng)ADC電流采樣比同步信號(hào)發(fā)出需要滯后時(shí)間ΔΤ，ΔT為伺服系統(tǒng)電流采樣回路的總延時(shí)。
[0016]本發(fā)明的實(shí)質(zhì)性效果是:采用本發(fā)明的方法，不僅可以連續(xù)不斷高速對(duì)電機(jī)繞組中的電流進(jìn)行采樣，并同步根據(jù)轉(zhuǎn)子位置進(jìn)行坐標(biāo)變換解耦。保證繞組電流的采集和轉(zhuǎn)子位置的采集需要保證