時鐘生成和延遲架構(gòu)的制作方法
【專利說明】時鐘生成和延遲架構(gòu)
[0001]本申請要求于2012年12月28日提交的用于時鐘生成和延遲架構(gòu)的美國專利申請第13/730，595號的優(yōu)先權，其全部公開通過引用并于此用于所有目的。
技術領域
[0002]本公開大體涉及存儲器系統(tǒng)中的數(shù)據(jù)恢復電路，更具體地，涉及包括并入了延遲鎖相環(huán)(Delay-locked Loop, DLL)電路的功能的振蕩器電路的時鐘生成和延遲電路。
【背景技術】
[0003]在各種設備和系統(tǒng)中利用數(shù)據(jù)恢復電路。例如，數(shù)據(jù)恢復電路可以用在各種非易失性存儲器系統(tǒng)中以及用于各種應用。一些非易失性存儲器系統(tǒng)嵌入在諸如個人計算機的更大的系統(tǒng)中，例如作為固態(tài)驅(qū)動器(Solid State Drive, SSD)。其他可移除非易失性存儲器系統(tǒng)連接到主機系統(tǒng)并且可以在不同的主機系統(tǒng)之間交換(interchange)。非易失性存儲器系統(tǒng)的例子包括存儲卡、USB快閃驅(qū)動器以及可移除SSD。已經(jīng)根據(jù)多個公知的標準在商業(yè)上實現(xiàn)了包括非易失性存儲卡的電子電路卡。存儲器與個人計算機、蜂窩電話、個人數(shù)字助理(PDA)、數(shù)碼相機、數(shù)字攝像機、便攜式音頻播放器以及用于存儲大量數(shù)據(jù)的主機電子設備一起使用。這樣的卡通常包含可再編程非易失性半導體存儲器單元以及控制器，該控制器控制并且支持存儲器單元陣列的操作并且與該卡所連接到的主機相接口。幾個相同類型的卡可以在被設計為容納該類型卡的主機卡槽中互換。存儲卡標準包括PC卡、緊湊快閃?卡(CF?卡)、智能媒體》卡、多媒體卡、安全數(shù)字(SD)卡、迷你SD?卡、訂戶識別模塊(Subscriber Identity Module, SIM)、記憶棒?、記憶棒Duo卡以及微SD/TransFlash?存儲器模塊標準。
[0004]在一些傳統(tǒng)的數(shù)據(jù)恢復電路中，由振蕩器在主機中生成基準時鐘信號。例如，振蕩器可以是壓控振蕩器(Voltage-controlled Oscillator, VCO)。VCO包括線性(“諧波”)振蕩器和非線性(“弛張(relaxat1n)”)振蕩器。示例的諧波振蕩器包括晶體振蕩器和電感-電容(LC)-諧振腔振蕩器。示例的弛張振蕩器包括電阻-電容(RC)振蕩器和包括基于延遲的環(huán)型振蕩器的延遲線振蕩，器。振蕩器還可以包括鎖相環(huán)(Phase-lockedLoop，PLL)電路。數(shù)據(jù)恢復電路通常還包括單獨的延遲鎖相環(huán)(DLL)電路。DLL電路配置為接收由振蕩器生成的基準時鐘信號并且基于該基準時鐘信號生成控制信號。DLL電路還可以配置為比如從客戶端設備接收與數(shù)據(jù)信號一起發(fā)送的時鐘信號。DLL電路基于該控制信號延遲與數(shù)據(jù)信號一起接收的時鐘信號以產(chǎn)生具有期望的相移(例如90度或者45度)的延遲時鐘信號。例如，DLL電路可以用于偏移時鐘信號的上升沿的相位以便該上升沿與數(shù)據(jù)信號中的相應數(shù)據(jù)周期(data per1d)的中間對準。然后可以將該延遲時鐘信號發(fā)送到采樣器，該采樣器基于該延遲時鐘信號的邊沿對該數(shù)據(jù)信號中的數(shù)據(jù)采樣以生成恢復的數(shù)據(jù)信號。

【發(fā)明內(nèi)容】

[0005]本公開提供了用于生成基準時鐘信號并基于該基準時鐘信號延遲接收的時鐘信號的電路、設備、系統(tǒng)和方法的示例。在一個方面，電路包括配置為生成公共控制信號的控制塊。該電路另外包括配置為生成基準時鐘信號的振蕩器。振蕩器包括多個延遲元件，每個延遲元件配置為接收該公共控制信號并且基于該公共控制信號在該基準時鐘信號中引入延遲。該振蕩器的延遲元件被共同布置為在該振蕩器振蕩時生成該基準時鐘信號。該電路還包括配置為接收時鐘信號并且生成延遲的時鐘信號的延遲塊。該延遲塊包括一個或多個延遲元件，該延遲塊的每個延遲元件配置為接收該公共控制信號并且基于該公共控制信號在該時鐘信號中引入延遲。該延遲塊的延遲元件被布置為延遲該時鐘信號以生成延遲的時鐘信號。
[0006]在一些實現(xiàn)方式中，該控制塊還配置為接收編程信號，并且該控制塊基于該編程信號生成該公共控制信號。在一些實現(xiàn)方式中，對于該編程信號的給定值，該公共控制信號的值是固定的。在一些實現(xiàn)方式中，該控制塊還配置為:接收該基準時鐘信號；將該基準時鐘信號的頻率轉(zhuǎn)換為電壓信號或者電流信號；基于該編程信號生成基準電壓信號或者基準電流信號；將該電壓或者電流信號分別與該基準電壓或者基準電流信號比較；以及基于該比較生成該公共控制信號。
[0007]在一些實現(xiàn)方式中，該振蕩器的延遲元件以弛張振蕩器配置來布置。在一些這樣的實現(xiàn)方式中，該振蕩器的延遲元件以基于延遲的環(huán)形振蕩器配置來布置。在一些實現(xiàn)方式中，該電路還包括反相邏輯門，配置為接收使能信號和基準時鐘信號作為輸入。該反相邏輯門的輸出耦合到該振蕩器的延遲元件中的第一個。該使能信號配置為觸發(fā)該振蕩器的振蕩。在一些實現(xiàn)方式中，該振蕩器包括布置在四個串行耦合對中的八個串行耦合的延遲元件。在一些這樣的實現(xiàn)方式中，該振蕩器中的每對延遲元件配置為在接收到該公共控制信號時在該基準時鐘信號中引入近似90度的相位延遲。在一些實現(xiàn)方式中，該振蕩器的延遲元件與該延遲塊的延遲元件基本相同。在一些實現(xiàn)方式中，該延遲塊包括兩個串行耦合的延遲元件，該延遲塊的兩個延遲元件配置為在接收到該公共控制信號時在該數(shù)據(jù)時鐘信號中引入近似90度的相位延遲。在一些實現(xiàn)方式中，每個延遲元件包括反相器或者反相電路。
[0008]在另一方面，電路包括配置為生成公共控制信號的控制塊。該電路另外包括配置為生成基準時鐘信號的振蕩器。振蕩器包括多個延遲元件，每個延遲元件配置為接收該公共控制信號并且基于該公共控制信號在該基準時鐘信號中引入延遲。該振蕩器的延遲元件被共同布置為在該振蕩器振蕩時生成該基準時鐘信號。該電路還包括配置為接收時鐘信號并且生成延遲的時鐘信號的延遲塊。該延遲塊包括一個或多個延遲元件，該延遲塊的每個延遲元件配置為接收該公共控制信號并且基于該公共控制信號在該時鐘信號中引入延遲。該延遲塊的延遲元件被布置為延遲該時鐘信號以生成延遲的時鐘信號。該電路還包括數(shù)據(jù)采樣器，配置為接收包括數(shù)據(jù)的位的數(shù)據(jù)信號并且基于該延遲的時鐘信號對該數(shù)據(jù)信號采樣。
[0009]在一些實現(xiàn)方式中，該時鐘信號與該數(shù)據(jù)信號一起發(fā)送，并且該時鐘信號僅與該數(shù)據(jù)信號一起發(fā)送并且不在其他時間發(fā)送。在一些實現(xiàn)方式中，該控制塊還配置為接收編程信號，并且該控制塊基于該編程信號生成該公共控制信號。在一些實現(xiàn)方式中，對于該編程信號的給定值，該公共控制信號的值是固定的。在一些實現(xiàn)方式中，該控制塊還配置為:接收該基準時鐘信號；將該基準時鐘信號的頻率轉(zhuǎn)換為電壓信號或者電流信號；基于該編程信號生成基準電壓信號或者基準電流信號；將該電壓或者電流信號分別與該基準電壓或者基準電流信號比較；以及基于該比較生成該公共控制信號。
[0010]在一些實現(xiàn)方式中，該振蕩器的延遲元件以弛張振蕩器配置來布置。在一些這樣的實現(xiàn)方式中，該振蕩器的延遲元件以基于延遲的環(huán)形振蕩器配置來布置。在一些實現(xiàn)方式中，該電路還包括反相邏輯門，配置為接收使能信號和基準時鐘信號作為輸入。該反相邏輯門的輸出耦合到該振蕩器的延遲元件中的第一個。該使能信號配置為觸發(fā)該振蕩器的振蕩。在一些實現(xiàn)方式中，該振蕩器的延遲元件與該延遲塊的延遲元件基本相同。在一些實現(xiàn)方式中，每個延遲元件包括反相器或者反相電路。
[0011]在另一方面，電路包括配置為接收編程信號并且基于該編程信號生成公共控制信號的控制塊。該電路包括配置為生成基準時鐘信號的振蕩器。振蕩器包括在基于延遲的環(huán)形振蕩器配置中布置的多個延遲元件。振蕩器的每個延遲元件配置為接收該公共控制信號并且基于該公共控制信號在該基準時鐘信號中引入延遲。該振蕩器的延遲元件被共同布置為在該振蕩器振蕩時生成該基準時鐘信號。該基準時鐘信號被反饋到該振蕩器的輸入。該電路另外包括配置為接收時鐘信號并且生成延遲的時鐘信號的延遲塊。該延遲塊包括一個或多個延遲元件。該延遲塊的延遲元件與該振蕩器的延遲元件基本相同。該延遲塊的每個延遲元件配置為接收該公共控制信號并且基于該公共控制信號在該數(shù)據(jù)時鐘信號中引入延遲。該延遲塊的延遲元件被布置為延遲該數(shù)據(jù)時鐘信號以生成延遲的時鐘信號。該電路還包括數(shù)據(jù)采樣器，配置為接收包括數(shù)據(jù)的位的數(shù)據(jù)信號并且基于該延遲的時鐘信號對該數(shù)據(jù)信號采樣。
[0012]在一些實現(xiàn)方式中，該時鐘信號與該數(shù)據(jù)信號一起發(fā)送，并且該時鐘信號僅與該數(shù)據(jù)信號一起發(fā)送并且不在其他時間發(fā)送。在一些實現(xiàn)方式中，對于該編程信號的給定值，該公共控制信號的值是固定的。在一些實現(xiàn)方式中，該控制塊還配置為:接收該基準時鐘信號；將該基準時鐘信號的頻率轉(zhuǎn)換為電壓信號或者電流信號；基于該編程信號生成基準電壓信號或者基準電流信號；將該電壓或者電流信號分別與該基準電壓或者基準電流信號比較；以及基于該比較生成該公共控制信號。
【附圖說明】
[0013]圖1示出示例的存儲器系統(tǒng)100。
[0014]圖2示出描繪了示例時鐘信號、示例的單數(shù)據(jù)速率(Single-data-rate, SDR)數(shù)據(jù)信號以及示例的雙數(shù)據(jù)速率(Double-data-rate，DDR)數(shù)據(jù)信號的時序圖。
[0015]圖3A示出通過在時鐘信號的相對于SDR數(shù)據(jù)信號的適當?shù)南辔惶幐鶕?jù)該時鐘信號對該數(shù)據(jù)信號采樣而獲得的包括恢復的數(shù)據(jù)位的示例的恢復的數(shù)據(jù)信號。
[0016]圖3B示出通過在時鐘信號的相對于SDR數(shù)據(jù)信號的不適當?shù)南辔惶帉υ摂?shù)據(jù)信號采樣而獲得的示例的恢復的數(shù)據(jù)信號。
[0017]圖4示出傳統(tǒng)的數(shù)據(jù)恢復電路。
[0018]圖5示出用于生成相移時鐘信號的示例的DLL電路。
[0019]圖6示出數(shù)據(jù)恢復電路。
[0020]圖7示出包括開環(huán)設計的時鐘生成和延遲電路的示例實現(xiàn)方式。
[0021]圖8示出包括閉環(huán)設計的時鐘生成和延遲電路的示例實現(xiàn)方式。
[0022]圖9示出還比配置為生成多相位時鐘的時鐘生成和延遲電路的示例實現(xiàn)方式。
[0023]圖10示出還被配置為修整或者偏斜由從延遲塊(Slave Delay Block)引入的延遲的時鐘生成和延遲電路的示例實現(xiàn)方式。
[0024]各圖中的相同的參考數(shù)字和指定指示相同的要素。
【具體實施方式】
[0025]本公開提供了用于生成基準時鐘信號、接收與數(shù)據(jù)信號并行發(fā)送的時鐘信號并且基于基準時鐘信號延遲接收的時鐘信號使得延遲的時鐘信號可以用于恢復數(shù)據(jù)信號中的數(shù)據(jù)的電路、設備、系統(tǒng)和方法的例子。在此所述的具體實現(xiàn)方式涉及時鐘生成振蕩器電路，其包括延遲鎖相環(huán)(DLL)電路的至少一些功能。在一些實現(xiàn)方式中，當振蕩器正在生成基準時鐘信號時，DLL功能可用。
[0026]可