期為TMS320F2812芯片的工作周期(根據(jù)其核心頻率計算)的1/6。
[0024]例如，PWM時序的周期為6T，則在0-2T期間，MUX選通高速DSP芯片1，使該高速DSP芯片I處理0-2T期間輸入到該模數(shù)處理電路的數(shù)據(jù)，S卩，對輸入的數(shù)據(jù)進行量化和編碼。量化和編碼后的數(shù)據(jù)被送入flash芯片I中。同時，flash芯片2中的數(shù)據(jù)(如果有的話)被通過加法器陣列芯片按照在1T-2T期間檢測到的全部串行加法器的工作狀態(tài)，利用相對空閑的串行加法器進行疊加。
[0025]在該DSP芯片I已經(jīng)讀取了此時間內輸入的數(shù)據(jù)以后且尚處于其工作周期中時，一旦到達1T，則MUX選通高速DSP芯片3，使高速DSP芯片3在1T-2T期間監(jiān)測加法器陣列芯片的負荷，即監(jiān)測該加法器陣列芯片向哪些目標地址發(fā)送了數(shù)據(jù)，并獲得其發(fā)送數(shù)據(jù)所采用的多個串行加法器的工作狀態(tài)。表示這些工作狀態(tài)的數(shù)據(jù)被送入flash芯片4中。
[0026]一旦到達2T，MUX就選通高速DSP芯片2，使得在2T-4T期間，使該高速DSP芯片2處理2T-4T期間輸入到該模數(shù)處理電路的數(shù)據(jù)，即，對輸入的數(shù)據(jù)進行量化和編碼。量化和編碼后的數(shù)據(jù)被送入flash芯片3中。同時，flash芯片I中的數(shù)據(jù)被通過加法器陣列芯片按照在1T-2T期間檢測到的全部串行加法器的工作狀態(tài)，利用相對空閑的串行加法器進行疊加。
[0027]一旦到達3T，則MUX選通高速DSP芯片3，使高速DSP芯片3在3T-4T期間監(jiān)測加法器陣列芯片的負荷，即監(jiān)測該加法器陣列芯片向哪些目標地址發(fā)送了數(shù)據(jù)，并獲得其發(fā)送數(shù)據(jù)所采用的多個串行加法器的工作狀態(tài)。表示這些工作狀態(tài)的數(shù)據(jù)被送入flash芯片4中。
[0028]一旦到達4T，MUX則選通高速DSP芯片4，使得在4T-6T期間，使該高速DSP芯片4處理4T-6T期間輸入到該模數(shù)處理電路的數(shù)據(jù)，即，對輸入的數(shù)據(jù)進行量化和編碼。量化和編碼后的數(shù)據(jù)被送入flash芯片2中。同時，flash芯片3中的數(shù)據(jù)被通過加法器陣列芯片按照在3T-4T期間檢測到的全部串行加法器的工作狀態(tài)，利用相對空閑的串行加法器進行疊加。
[0029]一旦到達5T，則MUX選通高速DSP芯片3，使高速DSP芯片3在5T-6T期間監(jiān)測加法器陣列芯片的負荷，即監(jiān)測該加法器陣列芯片向哪些目標地址發(fā)送了數(shù)據(jù)，并獲得其發(fā)送數(shù)據(jù)所采用的多個串行加法器的工作狀態(tài)。表示這些工作狀態(tài)的數(shù)據(jù)被送入flash芯片4中。
[0030]經(jīng)過上述6T這樣的一個分時復用周期，每個高速DSP芯片都不會工作在超負荷狀態(tài)，并且當上述分時復用周期多次重復，以處理被輸入到該模數(shù)處理電路的一組數(shù)據(jù)以后，各個高速DSP芯片的緩存都不會因數(shù)據(jù)量過大而出現(xiàn)現(xiàn)有技術中類似的模數(shù)處理電路中的處理器占用率過高、溫度過熱、整體數(shù)據(jù)量化和編碼能力下降的問題，從而提高了數(shù)據(jù)量化和編碼的速度和效率。
[0031]上述加法器陣列芯片的多個串行加法器的工作狀態(tài)將被保存到flash芯片4中。在處理完所述被輸入到該模數(shù)處理電路的一組數(shù)據(jù)以后，高速DSP芯片4，即為其他高速DSP芯片提供冗余和支援的芯片，將對flash芯片4中存儲的多組工作狀態(tài)進行統(tǒng)計，查找其中超出閾值而仍然沒有處理完的數(shù)據(jù)，將該組數(shù)據(jù)進行重新發(fā)送，并且如果有空余串行加法器或距離目前時間最近的工作狀態(tài)表明串行加法器尚有被新開辟的可能，則可以利用該空余串行加法器或新開辟一個傳輸串行加法器，控制加法器陣列芯片進行該組被輸入到該模數(shù)處理電路的且剛被量化和編碼結束的一組數(shù)據(jù)的發(fā)送。
[0032]而且，在上述分時復用的一個時間周期(花費時間是例如上述的6T)中，flash芯片Ι-flash芯片3被依次輪流地使用，作為加法器陣列芯片的緩沖存儲器。優(yōu)選地，所述高速模數(shù)處理電路還包括定時刷新模塊，用于刷新所述存儲芯片。在上述示例性描述中，未示出該存儲芯片，但本領域技術人員應當清楚的是，該刷新模塊是不需要付出創(chuàng)造性勞動就能夠得到的。例如，在每一次flash芯片Ι-flash芯片3之一中的數(shù)據(jù)被發(fā)送完畢時，均由刷新模塊控制該flash芯片刷新，以使該flash芯片被初始化，從而有利于其他分時復用周期的存儲。
[0033]本領域技術人員清楚的是，根據(jù)本發(fā)明的其他實施例，所述的高速DSP芯片也可以互不相同或部分地相同。
[0034]以上應用具體個例對本發(fā)明的原理及實施方式進行了闡述，應該理解，以上實施方式只是用于幫助理解本發(fā)明，而不應理解為對本發(fā)明的限制。對于本領域的一般技術人員，依據(jù)本發(fā)明的思想，可以對上述【具體實施方式】進行變化。
【主權項】
1.一種高速模數(shù)處理電路，包括:采樣和保持電路、乘法器電路、多個比較器以及分級量化電路，其中，輸入信號和所述采樣和保持電路的輸入端相連，輸出采樣和保持信號；所述采樣和保持信號和所述乘法器的輸入端相連，輸出被擴大的采樣和保持信號；所述被擴大的采樣和保持信號與多個比較器形成一一對應的連接，其特征在于，所述分級量化電路包括高速DSP芯片、電源芯片、存儲芯片和加法器陣列芯片，所述高速DSP芯片和存儲芯片均為多片，其中，所述各片高速DSP芯片中的至少一些以分時復用的方式對數(shù)據(jù)進行編碼，并將編碼后的數(shù)據(jù)輪流存儲到多片存儲芯片中的至少幾個中，所述各片高速DSP芯片中的另一些的至少一部分用于監(jiān)控網(wǎng)路負荷，且剩余的高速DSP芯片用于作為上述編碼用的或上述監(jiān)控用的DSP芯片的備用芯片。
2.根據(jù)權利要求1的高速模數(shù)處理電路，其特征在于，所述電源芯片采用4相模組電源。
3.根據(jù)權利要求1的高速模數(shù)處理電路，其特征在于，所述DSP芯片與所述存儲芯片的數(shù)量相同。
4.根據(jù)權利要求1的高速模數(shù)處理電路，其特征在于，所述加法器陣列芯片為由多個串行加法器構成的陣列。
5.根據(jù)權利要求1的高速模數(shù)處理電路，其特征在于，所述存儲芯片為flash芯片。
6.根據(jù)權利要求1的高速模數(shù)處理電路，其特征在于，所述高速DSP芯片采用TI公司的 TMS320F2812 芯片。
7.根據(jù)權利要求1的高速模數(shù)處理電路，其特征在于，所述高速模數(shù)處理電路還包括定時刷新模塊，用于刷新所述存儲芯片。
8.根據(jù)權利要求1的高速模數(shù)處理電路，其特征在于，所述編碼包括壓縮。
【專利摘要】本發(fā)明為了降低高速模數(shù)轉換裝置對于模擬電路和數(shù)字電路之間相互協(xié)調的要求和成本，提供了一種高速模數(shù)處理電路，采樣和保持電路、乘法器電路、多個比較器以及分級量化電路。本發(fā)明采用分時復用的原理，對待量化的數(shù)據(jù)進行瀑布式處理，提高了數(shù)據(jù)被量化的效率和精度。此外，本發(fā)明集成了量化和編碼這兩個模塊為一個分級量化電路，進一步提高了模數(shù)處理的速度。
【IPC分類】H03M1-12
【公開號】CN104702287
【申請?zhí)枴緾N201510119354
【發(fā)明人】陳元春, 江德智, 王紅艷
【申請人】四川特倫特科技股份有限公司
【公開日】2015年6月10日
【申請日】2015年3月18日