一種高速模數(shù)處理電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及高速數(shù)據(jù)處理技術(shù)領(lǐng)域，更具體地，涉及一種高速模數(shù)處理電路。
【背景技術(shù)】
[0002]模數(shù)轉(zhuǎn)換是將模擬輸入信號轉(zhuǎn)換為N位二進(jìn)制數(shù)字輸出信號的技術(shù)。采用數(shù)字信號處理能夠方便地實(shí)現(xiàn)各種先進(jìn)的自適應(yīng)算法，完成模擬電路無法實(shí)現(xiàn)的功能，因此，越來越多的模擬信號處理正在被數(shù)字技術(shù)所取代。與之相應(yīng)的是，作為模擬系統(tǒng)和數(shù)字系統(tǒng)之間橋梁的模數(shù)轉(zhuǎn)換的應(yīng)用日趨廣泛。
[0003]有多種類型的模數(shù)轉(zhuǎn)換器(ADC)已經(jīng)廣泛用于各種應(yīng)用當(dāng)中。閃速式(flash)ADC在一瞬間比較模擬信號電壓和多個(gè)電壓電平，產(chǎn)生一個(gè)代表該模擬電壓的多比特?cái)?shù)字值。逐次逼近ADC使用一系列階段將一個(gè)模擬電壓轉(zhuǎn)換成數(shù)字比特。每個(gè)階段比較一個(gè)模擬電壓和一個(gè)參考電壓，產(chǎn)生一個(gè)數(shù)字比特。在分級比較(sub-ranging)ADC中，每個(gè)階段比較一個(gè)模擬電壓和幾個(gè)電壓電平，所以每個(gè)階段產(chǎn)生幾個(gè)比特。在管線中，隨后的階段比在前的階段產(chǎn)生更低的有效數(shù)字比特。
[0004]常見的模數(shù)轉(zhuǎn)換器結(jié)構(gòu)主要有積分式、逐次逼近式、flash結(jié)構(gòu)、pipeline結(jié)構(gòu)、循環(huán)結(jié)構(gòu)模數(shù)轉(zhuǎn)換器，其中循環(huán)結(jié)構(gòu)模數(shù)轉(zhuǎn)換器在速度、功耗和面積等折中性能方面具有優(yōu)勢，應(yīng)用非常廣泛。
[0005]雖然模數(shù)變換器(ADC)的結(jié)構(gòu)目前已有很多種，但高速模數(shù)變換器往往需使用多個(gè)比較器，如所謂的閃電ADC(Flash ADC)。這種結(jié)構(gòu)下比較器的數(shù)目與模數(shù)變換器的精度位數(shù)成指數(shù)關(guān)系增長，因此很難實(shí)現(xiàn)高精度?？尚械霓k法，是使用兩個(gè)低精度的高速ADC通過二次變換原理實(shí)現(xiàn)高精度。具體過程是:1.通過一個(gè)ADC (粗變換ADC)對輸入的模擬信號進(jìn)行一次粗變換，得到輸入模擬信號的高位部分?jǐn)?shù)字化值。2.利用數(shù)模變換器(DAC)將粗結(jié)果轉(zhuǎn)換成相應(yīng)的模擬信號，去減原始的輸入模擬信號以得到殘差，并將殘差放大若干倍。3.通過另一個(gè)ADC(精變換ADC)對放大后的殘差信號做模數(shù)變換，得到輸入模擬信號的低位部分?jǐn)?shù)字化值。將兩次低精度的變換值相組合，即可得到高精度的結(jié)果。由于上述過程中各個(gè)步驟順序進(jìn)行，使高精度ADC的整體速度比其內(nèi)部子ADC的速度慢了很多。
[0006]然而，上述方案需要模擬信號和數(shù)字信號二者的完善協(xié)調(diào)和處理，這對于硬件電路的設(shè)計(jì)以及模數(shù)轉(zhuǎn)換電路的制作工藝以及測試都帶來了很多不便之處。尤其是對于高速的模數(shù)轉(zhuǎn)換器來說，其電路的復(fù)雜程度影響了最終的成本居高不下。

【發(fā)明內(nèi)容】

[0007]本發(fā)明為了降低高速模數(shù)轉(zhuǎn)換裝置對于模擬電路和數(shù)字電路之間相互協(xié)調(diào)的要求和成本，提供了一種高速模數(shù)處理電路，采樣和保持電路、乘法器電路、多個(gè)比較器以及分級量化電路，其中，輸入信號和所述采樣和保持電路的輸入端相連，輸出采樣和保持信號；所述采樣和保持信號和所述乘法器的輸入端相連，輸出被擴(kuò)大的采樣和保持信號；所述被擴(kuò)大的采樣和保持信號與多個(gè)比較器形成一一對應(yīng)的連接，所述分級量化電路包括高速DSP芯片、電源芯片、存儲芯片和加法器陣列芯片，所述高速DSP芯片和存儲芯片均為多片，其中，所述各片高速DSP芯片中的至少一些以分時(shí)復(fù)用的方式對數(shù)據(jù)進(jìn)行編碼，并將編碼后的數(shù)據(jù)輪流存儲到多片存儲芯片中的至少幾個(gè)中，所述各片高速DSP芯片中的另一些的至少一部分用于監(jiān)控網(wǎng)路負(fù)荷，且剩余的高速DSP芯片用于作為上述編碼用的或上述監(jiān)控用的DSP芯片的備用芯片。
[0008]進(jìn)一步地，所述電源芯片采用4相模組電源。
[0009]進(jìn)一步地，所述DSP芯片與所述存儲芯片的數(shù)量相同。
[0010]進(jìn)一步地，所述加法器陣列芯片為由多個(gè)串行加法器構(gòu)成的陣列。
[0011]進(jìn)一步地，所述存儲芯片為flash芯片。
[0012]進(jìn)一步地，所述高速DSP芯片采用TI公司的TMS320F2812芯片。
[0013]進(jìn)一步地，所述高速模數(shù)處理電路還包括定時(shí)刷新模塊，用于刷新所述存儲芯片。
[0014]進(jìn)一步地，所述編碼包括壓縮。
[0015]本發(fā)明的有益效果是:采用分時(shí)復(fù)用的原理，對待量化的數(shù)據(jù)進(jìn)行瀑布式處理，提高了數(shù)據(jù)被量化的效率和精度。此外，本發(fā)明集成了量化和編碼這兩個(gè)模塊為一個(gè)分級量化電路，進(jìn)一步提高了模數(shù)處理的速度。
【附圖說明】
[0016]圖1示出了根據(jù)本發(fā)明的高速模數(shù)處理電路的結(jié)構(gòu)框圖。
[0017]圖2示出了電源芯片的電路原理圖。
[0018]圖3示出了 4片TMS320F2812芯片和4片flash芯片的數(shù)據(jù)信號連接示意圖。
【具體實(shí)施方式】
[0019]根據(jù)本發(fā)明的一個(gè)實(shí)施例，如圖1所示，本發(fā)明的高速模數(shù)處理電路包括:采樣和保持電路、8倍乘法器電路、4個(gè)比較器以及分級量化電路，其中，采樣和保持電路可以采用LF398或AD583K芯片，8倍乘法器電路可以采用提供增益的放大器電路實(shí)現(xiàn)。
[0020]輸入信號和所述采樣和保持電路的輸入端相連，輸出采樣和保持信號；所述采樣和保持信號和所述乘法器的輸入端相連，輸出被擴(kuò)大的采樣和保持信號；所述被擴(kuò)大的采樣和保持信號與多個(gè)比較器形成一一對應(yīng)的連接。所述分級量化電路包括4片高速DSP芯片、I片電源芯片、4片存儲芯片，以及I片加法器陣列芯片。
[0021 ] 圖2示出了電源芯片的電路原理圖，其中，電源芯片包括一個(gè)多相PWM控制芯片，8位的VID信號被輸送給多相PWM控制芯片作為產(chǎn)生輸出給高速DSP芯片的Vcore電壓的基準(zhǔn)。多相PWM控制芯片產(chǎn)生四路脈寬可調(diào)的方波，每相錯開90度相位，送到四相的MOSFET驅(qū)動芯片去。驅(qū)動芯片受到方波的控制，以一定的間隔向上橋和下橋MOS管的柵極輪流送去方波，在一個(gè)周期的一定時(shí)間里上橋?qū)?，另一段時(shí)間里下橋?qū)ǎ娏鞣謩e經(jīng)過上橋和下橋流過扼流圈，四相的電流合在一起，由濾波電容平滑就得到了輸出的Vcore。當(dāng)負(fù)載變化或者輸出電壓有偏差時(shí)，多相PWM控制芯片將監(jiān)測到變化，相應(yīng)地調(diào)整PWM方波信號的脈寬占空比，輸出電壓就受調(diào)節(jié)回到預(yù)定值。這樣的電源芯片能夠?yàn)楸景l(fā)明的高速處理提供穩(wěn)定的電壓，有助于維護(hù)工作器件的穩(wěn)定性。
[0022]圖3示出了 4片TMS320F2812芯片和4片flash芯片的數(shù)據(jù)信號連接示意圖，這也是分級量化電路的主體結(jié)構(gòu)示意圖。高速DSP芯片I和高速DSP芯片2為對數(shù)據(jù)進(jìn)行編碼的高速DSP芯片；高速DSP芯片I分別連接flash芯片1、flash芯片2和flash芯片3，高速DSP芯片2分別連接flash芯片1、flash芯片3和flash芯片4。高速DSP芯片3為監(jiān)控加法器陣列芯片的負(fù)荷的高速DSP芯片，且分別連接flash芯片1、flash芯片2和flash芯片3。高速DSP芯片4為向高速DSP芯片1_3提供冗余的高速DSP芯片，且分別連接flash芯片2和flash芯片4。
[0023]下面通過舉例的方式詳細(xì)說明本發(fā)明的上述分時(shí)復(fù)用的原理。多路復(fù)用器MUX根據(jù)計(jì)時(shí)器(未示出)的PWM時(shí)序控制4片高速DSP芯片的開啟時(shí)序。該計(jì)時(shí)器輸出的PWM時(shí)序的周