具有減少泄露阱襯底結的mos晶體管的制作方法
【技術領域】
[0001]本發(fā)明涉及包括具有pn結的集成電路的半導體器件，其包括用于減少pn結泄露的摻雜布置。
【背景技術】
[0002]泄露電流已成為互補金屬-氧化物半導體(CMOS)集成電路(IC)的待機功耗的重要貢獻者，并且通常通過晶體管參數(shù)截止狀態(tài)電流(1ff)在晶體管電平處進行測量。當在施加漏極到源極一定的電壓(Vdd)的情況下，所施加的柵極電壓是零時，1ff是漏極電流。
[0003]1ff受器件的閾值電壓(Vt)、溝道物理尺寸、溝道/表面摻雜分布、漏極/源極結深度、柵極電介質(zhì)厚度和Vdd的影響。已知長溝道器件中的1ff受控于來自漏極阱結和阱襯底結的反向偏壓泄漏。短溝道晶體管通常需要較低的功率供給電平，以減小它們的內(nèi)部電場和功率消耗。使用較低的功率供給電平迫使Vt減小，這能夠引起1ff的顯著增加。因此，如果能夠減少反向偏壓阱襯底泄漏，則能夠減少IC的待機功率。

【發(fā)明內(nèi)容】

[0004]所公開的實施例包括用于形成金屬氧化物半導體(MOS)晶體管的方法和由此形成的1C，包括至少一種用于增強(增加)阱襯底結的耗盡區(qū)域(阱耗盡區(qū)域)的底部下方的襯底摻雜的高能量注入物，以在此耗盡區(qū)域的底部的一個擴散長度內(nèi)添加倒摻雜區(qū)域。增加的襯底摻雜水平通過減少阱耗盡區(qū)域下方的少數(shù)載流子摻雜水平來顯著減少結泄漏。
[0005]至于P襯底中的η阱，已經(jīng)發(fā)現(xiàn)在η阱耗盡區(qū)域的底部與超過其下方的一個擴散長度之間的一個或更多個高能量硼注入物減少η阱到周圍的P型襯底結泄漏?；蛘?，如果襯底材料是η型，并且阱是P阱，那么一個或更多個η型注入物(P、As、或Sb)能夠位于p阱的下方，以減少P阱到周圍的η型襯底結泄漏。
[0006]所公開的倒摻雜區(qū)域被定位在適當?shù)纳疃确秶鷥?nèi)，使得他們足夠深，以不顯著地改變阱內(nèi)的器件的電氣特性，電氣特征包括阱中的MOS器件的閾值電壓(Vt)、阱襯底擊穿電壓和阱襯底電容。該定位也足夠近(一個擴散長度內(nèi))，以顯著地增加靠近阱襯底結的底部的襯底摻雜的摻雜水平，從而減小其中的少數(shù)載流子摻雜水平，減少阱襯底結泄漏。
[0007]所公開的阱襯底結下方的倒摻雜區(qū)域通常在峰值摻雜濃度的位置(即深度)處具有高出由周圍襯底提供的基線摻雜水平5到100倍的峰值摻雜物濃度。例如，P襯底具有
IX 115CnT3的硼摻雜水平，阱襯底結下方的倒摻雜區(qū)域提供從5 X 10 15CnT3到I X 10 17cm_3的峰值硼濃度。另外，在阱襯底結的兩端具有零偏壓的情況下，倒摻雜區(qū)域的總(整體)劑量的至少90%在阱耗盡區(qū)域的底部的下方。注入時，通常>95%高能量注入物劑量(例如，>99% )在講耗盡區(qū)域的底部的下方，而在完成的IC中，由于注入后(post-1mplant)的擴散，百分數(shù)可降到至少90%。
[0008]—個公開的實施例是一種包括具有半導體表面的襯底的MOS晶體管，該半導體表面摻雜有具有基線摻雜水平的第一摻雜物類型。阱在摻雜有第二摻雜類型的半導體表面中形成。阱形成具有阱耗盡區(qū)域的阱襯底結。倒摻雜區(qū)域在摻雜有第一摻雜物類型的阱襯底結的下方并在峰值第一摻雜物濃度的位置處具有高出基線摻雜水平5到100倍之間的峰值第一摻雜物濃度，其中，在阱襯底結的兩端具有零偏壓的情況下，倒摻雜區(qū)域的總劑量的至少90%在阱耗盡區(qū)域的底部的下方。柵極結構在阱上。源極區(qū)域和漏極區(qū)域在柵極結構的相對側(cè)上。
【附圖說明】
[0009]圖1是根據(jù)一個示例性實施例的示出示例性方法的步驟的流程圖，該示例性方法包括用于形成MOS晶體管的至少一種高能量注入物，MOS晶體管包括具有用于減少泄漏的阱耗盡區(qū)域下方的倒摻雜區(qū)域的阱襯底結。
[0010]圖2A示出形成倒摻雜區(qū)域的兩種示例性的高能量注入物條件，倒摻雜區(qū)域增加了在所示的η阱下方的襯底中的P型摻雜，而圖2Β示出了公開的倒摻雜區(qū)域的摻雜分布，其通過使用三種不同的高能量注入物條件增加η阱下方的P襯底摻雜而被形成?；€條件被示出為“基線P襯底摻雜”，其中沒有添加任何公開的高能量注入物。
[0011]圖3是根據(jù)一個示例性實施例的IC的簡化的橫截面圖，其示出了在襯底的頂側(cè)半導體表面中的CMOS逆變器，其中PMOS晶體管在η阱中，η阱具有在η阱下方的倒摻雜區(qū)域，以提供公開的減少泄漏的阱襯底二極管。
[0012]圖4提供顯示在有和沒有如上相對于圖2Α所述的示例性泄露減少高能量注入物的情況下作為溫度倒數(shù)(Ι/kT)的函數(shù)的η阱反向泄漏電流⑴的對數(shù)的數(shù)據(jù)。相對于不包括任何公開的高能量注入物的基線η阱二極管，示出了減少公開的η阱二極管的結泄露的5到8倍。
【具體實施方式】
[0013]圖1是根據(jù)一個示例性實施例的示出示例性方法100的步驟的流程圖，示例性方法100包括用于增強(增加)阱襯底結的耗盡區(qū)域下方的襯底摻雜的至少一種高能量注入物，以將倒摻雜區(qū)域添加至結的下方，用于形成具有減少泄露阱襯底結的MOS晶體管。通過增加阱耗盡區(qū)域的底部和從阱耗盡區(qū)域出來的一個擴散長度之間的襯底表面摻雜，來減少阱襯底結泄漏，從而減少了少數(shù)載流子摻雜水平，而不顯著地改變阱內(nèi)器件的電氣特性(包括阱內(nèi)MOS器件的Vt和結電容)。阱襯底結的一個擴散長度的典型值可以是5-20 μ m。
[0014]步驟101包括在半導體表面形成摻雜有第二摻雜類型的阱，半導體表面摻雜有具有基線摻雜水平的第一摻雜物類型，其中阱形成阱襯底結。阱能夠是η阱，并且半導體表面為P表面(例如大塊(bulk)p襯底、或ρ+襯底上的P外延層(p-epi layer))。講能夠是P阱并且半導體表面為η表面(例如大塊η襯底、或η+襯底上的η外延層)。阱的形成能夠包括常規(guī)阱的形成，其使用至少一種離子注入物然后進行退火/驅(qū)動。襯底能夠包括硅、硅-鍺、或提供半導體表面的其他襯底材料。
[0015]步驟102包括離子注入一定劑量和能量的第一摻雜物類型(與半導體襯底表面一樣的類型)，以形成阱襯底結的阱耗盡區(qū)域下方的倒摻雜區(qū)域，倒摻雜區(qū)域具有在峰值第一摻雜物濃度的位置處高出基線摻雜水平5到100倍的峰值第一摻雜物濃度。選擇注入物的能量，使得離子注入后，在阱襯底結的兩端具有零偏壓的情況下，倒摻雜區(qū)域的總劑量的至少90%在阱耗盡區(qū)域的底部的下方，并且在一個實施例中，注入劑量的至少80%也在離阱耗盡區(qū)域的底部兩⑵μηι內(nèi)。
[0016]如下所述，圖2Α示出了半導體襯底表面提供的示例性摻雜物分布以及基線摻雜分布。在一個實施例中，注入為覆蓋(blanket)離子注入，使得不需要添加掩膜層。在另一個實施例中，一組一個或更多個注入物可被掩蔽，以將產(chǎn)生的泄漏減少施加到所選擇的阱，并且掩蔽該高能量注入物，以在其他阱和區(qū)域中(例如，在集成電感器下)維持高襯底電阻率。
[0017]至于ρ襯底表面中的η阱，第一摻雜類型通常是硼，并且注入物劑量通常為
2X 112CnT2和3 X 10 13CnT2之間，并且能量通常是從400keV到1.8MeV，但是假如劑量保持在阱耗盡區(qū)域的底部的一個擴散長度內(nèi)，則能量能夠處于更高的能量。離子注入能夠包括具有不同注入物能量的至少兩種不同的注入物，例如下文相對于圖2B所描述的三個不同的注入物。
[0018]步驟103包括在阱上形成柵極結構，其包括柵極電介質(zhì)上的柵極電極。步驟104包括在柵極結構的相對側(cè)上形成源極區(qū)域和漏極區(qū)域。盡管相對于方法100沒有描述，但公開的方法通常包括常規(guī)的CMOS工藝，常規(guī)的CMOS工藝包括形成隔離(例如，淺溝槽隔離)、輕度摻雜漏極、間隔件、各種溝道注入物、多級金屬化和鈍化工藝。
[0019]圖2A示出了形成倒摻雜區(qū)域的兩個示例高能量注入物條件的仿真，倒摻雜區(qū)域顯著增地加了 η阱襯底耗盡區(qū)域215下方的襯底中的ρ型摻雜。示例性注入物條件如下所示:在 750keV 處 4X 112CnT2的 11B+劑量和在 750keV 處 I X 10 13CnT2的 11B+劑量。
[0020]基線條件示為“基線ρ襯底摻雜”，其中不添加公開的高能量注入物。所示的、作為深度的函數(shù)的基線P襯底摻雜分布不是恒定的，這是由于添加了用于改善η阱與η阱之間隔離的任選的覆蓋硼注入物。用于硼高能量注入物的每一個的峰值摻雜的位置由注入物能量(和襯底的制動能力)設定，使得注入的分布最小程度地侵蝕到η阱210和η阱襯底耗盡區(qū)域215。倒摻雜區(qū)域220在η阱襯底耗盡區(qū)域215的下方并且具有離器件的表面約1.5 μ m的峰值摻雜物濃度(對于4 X 112CnT2劑量來說，約為I X 10 17CnT3且對于I X 10 13cm_2劑量來說，約為3 X 1017cm_3)，其比在峰值摻雜物濃度(在離該表面約1.5 μ m處約為4X 1015cm_3)的深度處的基線P襯底摻雜水平之上高一個數(shù)量級。能夠看到基本上所有的倒摻雜區(qū)域220位于阱耗盡區(qū)域215的底部和離阱耗盡區(qū)域215的底部2微米之間。
[0021]能夠設定注入物劑量來減小約束條件內(nèi)的泄漏，該約束條件具有如下能力，a)充分地退火消除從高能量注入物至晶體的注入損傷和b)防止由從高能量注入物進入阱耗盡區(qū)域的摻雜物的侵蝕引起的耗盡區(qū)域電場的增加。多個(附加)高能量注入物可以與不同的劑量和能量組合一起使用，如下文相對于圖2B所描述的，以鑒于另一些設計約束條件(例如，阱擊穿電壓、阱電容、深襯底電阻率)實現(xiàn)增加的泄漏抑制。
[0022]公開的倒摻雜區(qū)域可與用于CMOS閂鎖抑制和阱與阱之間隔離的常規(guī)深注入物形成對比。公開的倒摻雜區(qū)域涉及不同的設計目標并且隨后用于實現(xiàn)減少泄漏的阱設計和摻雜分布，這抑制阱耗盡區(qū)域的擴散長度內(nèi)的少數(shù)載流子以減少結泄漏。與適合于阱與阱之間泄漏減少的埋層和摻雜區(qū)域相比，用于減少泄漏的注入的分布處于較低的濃度。圖2B示出了公開的倒摻雜區(qū)域的摻雜分布，其使用三個不同的高能量注入物條件增加η阱下方的P襯底摻雜來形成。如圖2Α所示，基線條件被示為“基線ρ襯底摻雜”，其中沒有添加任何公開的高能量注入物。
[0023]圖3是根據(jù)一個示例實施例的IC300的簡化的橫截面圖，其示出了襯底105的頂側(cè)半導體表面106中的CMOS逆變器330，其中PMOS晶體管340在具有倒摻雜區(qū)域220的η阱210中，倒摻雜區(qū)域220在所示的η阱襯底耗盡區(qū)域215