專利名稱：三柵極器件及其加工方法
技術領域：
本發(fā)明涉及半導體集成電路制造領域，更具體地說，本發(fā)明涉及三柵極全耗盡型襯底晶體管及其加工方法。
背景技術：
為了提高器件性能，絕緣體上硅(silicon on insulator，SOI)晶體管已被建議用來加工現(xiàn)代集成電路。圖1示出了標準全耗盡型絕緣體上硅(SOI)晶體管100。SOI晶體管100包括單晶硅襯底102，其具有絕緣層104，例如其上形成的氧化埋層。在絕緣層104上形成單晶硅主體106。在單晶硅主體106上形成柵極電介質層108，并在柵極電介質層108上形成柵極電極110。在硅主體106中沿著柵極電極110的側向相對的側面形成源極112和漏極114區(qū)。
已建議將全耗盡型SOI作為晶體管結構，以利用優(yōu)化的導通電流/截止電流比的理想亞閾值梯度。為了獲得晶體管100的理想亞閾值梯度，硅主體106的厚度必須約是晶體管柵極長度(Lg)的尺寸的1/3，即Tsi＝Lg/3。然而，隨著柵極長度的變化，尤其是當它們接近30nm時，盡量降低硅膜厚度(Tsi)的需求使得這一接近越來越不實際。對于30納米的柵極長度，人們認為硅主體的所需厚度需要小于10納米，而對于20納米的柵極長度，該厚度需要是6納米左右。厚度小于10納米的薄硅膜的加工是極其困難的。一方面，在一個納米的量級上獲得晶片一致性是一項艱苦的挑戰(zhàn)。另一方面，能夠接觸這些薄硅膜以形成凸起的源極/漏極區(qū)從而降低結電阻變得幾乎不可能，因為在柵極刻蝕以及柵極刻蝕和隔離層刻蝕之后的各種清潔工藝期間，源極/漏極區(qū)中的薄硅層被消耗掉了，從而剩下不足的硅106用于硅的生長。
諸如圖2A和圖2B中示出的雙柵極(DG)器件已被建議用來緩和關于硅厚度的問題。雙柵極(DG)器件200包括形成在絕緣襯底204上的硅主體202。在硅主體202的兩側上形成柵極電介質206，并在硅主體202的兩側上形成的柵極電介質206的相鄰處形成柵極電極208。足夠厚的絕緣層209例如氮化硅使得柵極電極208與硅主體202的頂部之間電絕緣。
雙柵極(DG)器件200基本上有2個柵極，分別位于器件溝道的兩側。因為雙柵極器件200在溝道兩側都有柵極，所以硅主體的厚度(Tsi)可以是單柵極的兩倍，并且仍可以獲得全耗盡型晶體管的操作。也就是說，利用雙柵極器件200，可以形成全耗盡型晶體管，其中Tsi＝(2×Lg)/3。然而，雙柵極(DG)器件200最可制造的形式需要使用某種光刻技術來完成硅主體202的圖案化，該光刻技術比用來圖案化該器件的柵極長度(Lg)的光刻技術要小0.7倍。為了獲得高密度集成電路，一般希望將最激進的光刻法應用在柵極電極208的柵極長度(Lg)上。盡管雙柵極結構使得硅膜的厚度加倍(由于現(xiàn)在溝道的兩側都有柵極)，但是這些結構極難加工。例如，硅主體202需要這樣一種硅主體刻蝕，其可產出縱橫比(高寬比)約為5∶1的硅主體202。


圖1是耗盡型襯底晶體管的截面圖的示例。
圖2A和圖2B圖示了雙柵極耗盡型襯底晶體管。
圖3是根據(jù)本發(fā)明實施例的三柵極晶體管的示例。
圖4A是根據(jù)本發(fā)明實施例的三柵極晶體管的示例。
圖4B是根據(jù)本發(fā)明實施例的三柵極晶體管的示例。
圖5A-5J圖示了加工根據(jù)本發(fā)明實施例的三柵極晶體管的方法。
圖6是一張曲線圖表，圖示了可用于獲得具有30nm和20nm的柵極長度(Lg)的部分耗盡型和全耗盡型晶體管的主體高度和主體寬度。
具體實施例方式
本發(fā)明是一種新型三柵極晶體管結構及其加工方法。在下面的描述中，給出了大量具體細節(jié)，以提供對本發(fā)明的透徹的了解。在其他情況下，沒有以具體的細節(jié)來描述公知的半導體工藝和制造技術，以免不必要地混淆本發(fā)明。
本發(fā)明是一種新型三柵極晶體管結構及其加工方法。在本發(fā)明的實施例中，三柵極晶體管是絕緣體上硅(SOI)晶體管。將三柵極晶體管用于全耗盡型晶體管應用中是很理想的。三柵極晶體管包括在襯底上形成的薄半導體主體，該襯底可以是絕緣襯底或半導體襯底。在半導體主體的頂表面和側壁上形成柵極電介質。在半導體主體頂表面上的柵極電介質上、以及在半導體主體側壁上形成的柵極電介質相鄰處形成柵極電極。在半導體主體中柵極電極的相對側上形成源極和漏極區(qū)。因為柵極電極和柵極電介質包圍在半導體主體的三個側面上，因此晶體管本質上具有三個分離的溝道和柵極。晶體管的柵極“寬度”等于半導體主體三個側面中的每一個側面的總和。可以通過將幾個三柵極晶體管連接在一起來形成更大“寬度”的晶體管。
因為在半導體主體中形成了三個分離的溝道，所以當晶體管被“導通”時半導體主體可以是完全耗盡的，從而使得可用小于30納米的柵極長度來形成全耗盡型晶體管，而不需要使用超薄半導體主體或需要半導體主體的光刻圖案的尺寸小于器件的柵極長度(Lg)。也就是說，在半導體主體的厚度以及半導體主體的寬度等于器件的柵極長度的情況下，本發(fā)明的三柵極晶體管的結構使得可加工出全耗盡型晶體管。因為本發(fā)明的新型三柵極晶體管可以按全耗盡的方式操作，所以器件具有下述特征理想的(即非常陡峭的)亞閾值斜率；降低的漏場感應勢壘降低(DIBL)短溝道效應，其小于100mV/V，理想值約為60mV/V，獲得了器件“截止”時較小的漏電流，從而獲得了較低的功耗。
圖3中圖示了根據(jù)本發(fā)明實施例的三柵極晶體管300的例子。三柵極晶體管300形成在襯底302上。在本發(fā)明的實施例中，襯底302是絕緣襯底，其包括較下面的單晶硅襯底304，在此單晶硅襯底上形成絕緣層306，例如二氧化硅膜。然而，三柵極晶體管300可在任意公知的絕緣襯底上形成，例如由二氧化硅、氮化物、氧化物和藍寶石(sapphires)形成的襯底。在本發(fā)明的實施例中，襯底302可以是半導體襯底，例如但不局限于單晶硅襯底和砷化鎵襯底。
三柵極晶體管300包括形成在絕緣襯底302的絕緣體306上的半導體主體308。半導體主體308可由任意公知的半導體材料形成，例如但不局限于硅(Si)、鍺(Ge)、鍺化硅(SixGey)、砷化鎵(GaAs)、InSb、GaP、GaSb和碳納米管。半導體主體308可由任意這樣的公知材料形成，該材料可以通過施加外部電控制而從絕緣狀態(tài)可逆地改變成導電狀態(tài)。當希望得到晶體管300的最佳電學性能時，半導體主體308理想地是單晶體膜。例如，當晶體管300用于高性能應用例如像微處理器之類的高密度電路中時，半導體主體308是單晶體膜。然而，當晶體管300用于需要較低性能的應用例如液晶顯示器中時，半導體主體308可以是多晶體膜。絕緣體306將半導體主體308從單晶硅襯底302絕緣開來。在本發(fā)明的實施例中，半導體主體308是單晶硅膜。半導體主體308具有一對橫向相對的側壁310和312，二者被一段界定了半導體主體寬度314的距離所分開。另外，半導體主體308具有與形成在襯底302上的底表面318相對的頂表面316。頂表面316和底表面318之間的距離界定了主體高度320。在本發(fā)明的實施例中，主體高度320與主體寬度314基本相等。在本發(fā)明的實施例中，主體308具有小于30納米的寬度314和高度320，理想情況下小于20納米。在本發(fā)明的實施例中，主體高度320介于主體寬度314的1/2和主體寬度314的2倍之間。
三柵極晶體管300具有柵極電介質層322。柵極電介質層322形成在半導體主體308的三個側面上并包圍這三個側面，如圖3所示。柵極電介質層322形成在主體308的側壁312上或與之相鄰、頂表面316上以及側壁310上或與之相鄰，如圖3所示。柵極電介質層322可以是任意公知的柵極電介質層。在本發(fā)明的實施例中，柵極電介質層是二氧化硅(SiO2)、氮氧化硅(SiOxNy)或氮化硅(Si3N4)電介質層。在本發(fā)明的實施例中，柵極電介質層322是厚度形成在5-20之間的氮氧化硅膜。在本發(fā)明的實施例中，柵極電介質層322是高K柵極電介質層，例如金屬氧化物電介質，例如但不局限于五氧化鉭(Ta2O5)和二氧化鈦(TiO2)。柵極電介質層322可以是其他類型的高K電介質，例如但不局限于PZT。
三柵極器件300具有柵極電極324。柵極電極324形成在柵極電介質層322上并包圍柵極電介質層322，如圖3所示。柵極電極324形成在形成于半導體主體308的側壁312上的柵極電介質322之上或與之相鄰、形成于半導體主體308的頂表面316上的柵極電介質322之上以及形成于半導體主體308的側壁310上的柵極電介質層322之上或與之相鄰。柵極電極324具有一對橫向相對的側壁326和328，二者被一段界定了晶體管300的柵極長度(Lg)360的距離所分開。在本發(fā)明的實施例中，柵極電極324的橫向相對的側壁326和328與半導體主體308的橫向相對的側壁310和312垂直。
柵極電極324可以由任意合適的柵極電極材料形成。在本發(fā)明的實施例中，柵極電極324由摻雜到濃度為1×1019原子數(shù)/cm3-1×1020原子數(shù)/cm3之間的多晶硅構成。在本發(fā)明的實施例中，柵極電極可以是金屬柵極電極，例如但不局限于鎢、鉭、鈦及其氮化物。在本發(fā)明的實施例中，柵極電極由具有在4.6-4.8eV之間的中間帶隙(mid-gap)功函數(shù)的材料而形成。應該認識到，柵極電極324不一定需要是單種材料，而可以是多個薄膜的復合疊層，例如但不局限于多晶硅/金屬電極或金屬/多晶硅電極。
三柵極晶體管300具有源極區(qū)330和漏極區(qū)332。源極區(qū)330和漏極區(qū)332形成在半導體主體308中柵極電極324的相對兩側，如圖3所示。源極區(qū)330和漏極區(qū)332由相同的導電性類型形成，例如N型或P型導電性。在本發(fā)明的實施例中，源極區(qū)330和漏極區(qū)332具有1×1019和1×1020原子數(shù)/cm3之間的摻雜濃度。源極區(qū)330和漏極區(qū)332可以形成為具有均勻的濃度，或者可以包括具有不同濃度或摻雜特性的子區(qū)域，例如尖端區(qū)域(tip region)(例如源極/漏極延伸)。在本發(fā)明的實施例中，當晶體管300是對稱晶體管時，源極區(qū)330和漏極區(qū)332將具有相同的摻雜濃度和特性。在本發(fā)明的實施例中，當三柵極晶體管300形成為非對稱晶體管時，源極區(qū)330和漏極區(qū)332的摻雜濃度和特性可以不同，以獲得特定的電學特性。
半導體主體308位于源極區(qū)330和漏極區(qū)332之間的部分界定了晶體管300的溝道區(qū)350。溝道區(qū)350也可以定義為半導體主體308被柵極電極324所包圍的區(qū)域。然而，源極/漏極區(qū)有時候可以通過例如擴散而稍微延伸到柵極電極的下面，以定義稍小于柵極電極長度(Lg)的溝道區(qū)。在本發(fā)明的一個實施例中，溝道區(qū)350是本征的或未摻雜的單晶硅。在本發(fā)明的一個實施例中，溝道區(qū)350是摻雜的單晶硅。當溝道區(qū)350摻雜時，它一般摻雜到1×1016和1×1019原子數(shù)/cm3之間的導電性水平。在本發(fā)明的實施例中，當溝道區(qū)摻雜時，它一般摻雜成與源極區(qū)330和漏極區(qū)332相反的導電性類型。例如，當源極和漏極區(qū)是N型導電性時，溝道區(qū)就被摻雜成P型導電性。類似地，當源極和漏極區(qū)是P型導電性時，溝道區(qū)就是N型導電性。以這種方式，三柵極晶體管300可以分別被形成為NMOS晶體管或PMOS晶體管。溝道區(qū)350可以被均勻地摻雜，或者可以非均勻地或以不同濃度摻雜，以提供特定的電學和性能特性。例如，如果希望的話，溝道區(qū)350可以包括公知的“halo”區(qū)。
通過提供在三個側面上包圍半導體主體的柵極電介質和柵極電極，三柵極晶體管就具有了包括三個溝道和三個柵極的特性，其中一個(g1)延伸在硅主體308的側面312上的源極和漏極區(qū)之間，第二個(g2)延伸在硅主體308的頂表面316上的源極和漏極區(qū)之間，而第三個(g3)延伸在硅主體308的側壁310上的源極和漏極區(qū)之間。晶體管300的柵極“寬度”(Gw)是這三個溝道區(qū)的寬度的總和。也就是說，晶體管300的柵極寬度等于硅主體308在側壁310處的高度，加上硅主體308在頂表面316處的寬度，再加上硅主體308在側壁312處的高度。通過使用耦合在一起的多個器件(例如，單個柵極電極324所包圍的多個硅主體308)，可以獲得更大“寬度”的晶體管。
因為溝道區(qū)350在三個側面上被柵極電極324和柵極電介質322所包圍，所以晶體管300可以按全耗盡方式而操作，其中，當晶體管300“導通”時，溝道區(qū)350是全耗盡的，從而提供了全耗盡型晶體管的有利的電學特性和性能。也就是說，當晶體管300“導通”時，在溝道區(qū)350處形成了耗盡區(qū)，并在區(qū)350的表面處形成反轉層(即，在半導體主體的側表面和頂表面形成反轉層)。所述反轉層具有和源極與漏極區(qū)相同的導電性類型，并在源極和漏極區(qū)之間形成導電溝道，以使得電流可在二者之間流動。本發(fā)明的三柵極晶體管可以說是一種非平面的晶體管，因為在半導體主體308的水平和垂直方向上都形成了溝道區(qū)。耗盡區(qū)將來自反轉層下面的自由載波耗盡。耗盡區(qū)延伸到溝道區(qū)350的底部，因此該晶體管可以說是“全耗盡型”晶體管。全耗盡型晶體管與非全耗盡型或部分耗盡型晶體管相比具有改進的電學性能特性。例如，通過按全耗盡方式來操作晶體管300，可以使得晶體管300具有理想的或非常陡峭的亞閾值斜率。三柵極晶體管可以被加工成具有非常陡峭的小于80mV/decade的亞閾值斜率，理想情況下約是60mV/decade，即使該晶體管是用厚度小于30nm的半導體主體加工而成的。另外，以全耗盡方式操作晶體管300時，晶體管300具有改進的漏場感應勢壘降低(DIBL)效應，其提供了更好的“截止”狀態(tài)漏電流，導致了更小漏電流，從而降低了功耗。在本發(fā)明的實施例中，三柵極晶體管300具有小于100mV/V的DIBL效應，理想狀況下小于40mV/V。
圖6圖示了兩張曲線圖表，給出可產出柵極長度分別為30nm(602)和20nm(604)的全耗盡(F.D)或部分耗盡(P.D)三柵極晶體管的主體高度和主體寬度。在本發(fā)明的實施例中，選擇具有這樣尺寸的主體高度、主體寬度和柵極長度，即在這些尺寸中可以形成全耗盡型晶體管。在其他實施例中，三柵極晶體管具有使得可形成部分耗盡型晶體管的主體高度、主體寬度和柵極長度。
在本發(fā)明的實施例中，三柵極晶體管300的源極和漏極區(qū)可包括形成在半導體主體308之上及其周圍的硅或其他半導體膜，如圖4A所示。例如，半導體膜410可以是硅膜或諸如鍺化硅(SixGey)的硅合金。在本發(fā)明的實施例中，半導體膜410是形成有與源極區(qū)330和漏極區(qū)332相同的導電性類型的單晶硅膜。在本發(fā)明的實施例中，該半導體膜可以是硅合金例如鍺化硅，其中硅構成該合金約1到99的原子百分比。半導體膜410不一定需要是單晶體半導體膜，并且在一個實施例中，可以是多晶體膜。在本發(fā)明的實施例中，半導體膜410形成在半導體主體308的源極區(qū)330和漏極區(qū)332上，以形成“凸起”的源極和漏極區(qū)。半導體膜410可以通過一對電介質側壁隔離層420例如氮化硅或二氧化硅或其組合物而與柵極電極324電絕緣。側壁隔離層420沿著柵極電極324的橫向相對的側壁326和328延伸，如圖4A所示，從而將半導體膜410與柵極電極324電絕緣，如圖4A所示。在本發(fā)明的實施例中，側壁隔離層420具有20-200之間的厚度。通過向半導體主體的源極和漏極區(qū)330和332添加硅或半導體膜并形成“凸起”的源極和漏極區(qū)，提高了源極和漏極區(qū)的厚度，從而減少了源極/漏極到晶體管300的接觸電阻，并改進了其電學特性和性能。
在本發(fā)明的實施例中，在源極區(qū)330和漏極區(qū)332上形成硅化物膜430，例如但不局限于硅化鈦、硅化鎳和硅化鈷。在本發(fā)明的實施例中，在硅主體308的硅膜410上形成硅化物膜430，如圖4A所示。然而，也可將硅化物膜430直接形成到硅主體308的頂表面316上。例如，通過先形成諸如未摻雜硅膜的硅膜和硅主體，然后在硅化工藝中完全消耗該硅膜，可以在硅主體308上形成硅化物膜430。電介質隔離層420使得可在一個自對齊工藝(即硅化工藝)中在半導體主體308或硅膜410上形成硅化物膜430。
另外，在本發(fā)明的所述實施例中，也可在柵極電極324的頂部上形成半導體或硅膜440，如在柵極電極325的頂表面上形成硅化物膜450一樣。硅化物膜450和硅膜440一般與在硅主體308上形成硅化物膜430和硅膜410的相同時間形成。在柵極電極上的硅化物膜450上形成硅膜440減小了到柵極的接觸電阻，從而改進了晶體管300的電學性能。
如上所述，晶體管300的柵極“寬度”等于從晶體管300的半導體主體308創(chuàng)建的三個柵極寬度的總和。為了加工出具有更大柵極寬度的晶體管，晶體管300可以包括額外的或多個半導體主體或者指形(finger)308，如圖4B所示。每個半導體主體308具有形成在其頂表面和側壁上的柵極電介質層322，如圖4B所示。柵極電極324形成在所述多個半導體主體308中的每一個的每個柵極電介質322上或與其相鄰。每個半導體主體308還包括源極區(qū)330和漏極區(qū)332，二者形成在半導體主體308中與柵極電極324相對的側面上，如圖4B所示。在本發(fā)明的實施例中，每個半導體主體308形成為具有與其他半導體主體308相同的寬度和高度(厚度)。在本發(fā)明的實施例中，所述多個半導體主體308的每個源極區(qū)330和漏極區(qū)332被用來形成半導體主體308的半導體材料電耦合在一起，以形成源極附著塊460和漏極附著塊480，如圖4B所示?；蛘?，可以通過用于將各種晶體管300電互連成功能電路的高級別敷金屬(metalization)處理(例如金屬1、金屬2、金屬3……)而將多個源極330和多個漏極332耦合在一起。圖4B所示的晶體管300的柵極寬度等于所述多個半導體主體308中的每一個所創(chuàng)建的柵極寬度的總和。按這種方式，可形成具有任意所需柵極寬度的三柵極晶體管300。
圖5A-5J中圖示了根據(jù)本發(fā)明實施例的三柵極晶體管的加工方法。三柵極晶體管的加工開始于襯底502。在襯底502上形成硅或半導體膜508，如圖5A所示。在本發(fā)明的實施例中，襯底502是絕緣襯底，如在圖5A中所示。在本發(fā)明的實施例中，絕緣襯底502包括較下層的單晶硅襯底504和頂部絕緣層506，例如二氧化硅膜或氮化硅膜。絕緣層506將半導體膜508與襯底504絕緣開來，在實施例中形成為厚度在200-2000之間。有時將絕緣層506稱為“氧化埋”層。當在絕緣襯底502上形成硅或半導體膜508時，也就創(chuàng)建了絕緣體上硅或半導體(SOI)襯底500。在本發(fā)明的其他實施例中，襯底502可以是半導體襯底，例如但不局限于硅單晶體襯底和砷化鎵襯底。
盡管理想情況下半導體膜508是硅膜，單在其他實施例中，它可以是其他類型的半導體膜，例如但不局限于鍺(Ge)、硅鍺合金(SixGey)、砷化鎵(GaAs)、InSb、GaP、GaSb以及碳納米管。在本發(fā)明的實施例中，半導體膜508是本征(即未摻雜)硅膜。在其他實施例中，半導體膜508摻雜成P型或N型導電性，具有在1×1016-1×1019原子數(shù)/cm3之間的濃度水平。通過例如離子注入，半導體膜508可以被即時(insitu)摻雜(即在沉積時摻雜)，或當其在襯底502上形成后來摻雜。形成后摻雜使得可在相同絕緣襯底上同時加工出PMOS和NMOS三柵極器件。此時半導體主體的摻雜水平確定了器件的溝道區(qū)的摻雜水平。
半導體膜508被形成為具有這樣一個厚度，其約等于隨后形成的所加工三柵極晶體管的半導體主體或多個主體的所期望的高度。在本發(fā)明的實施例中，半導體膜508具有小于30納米的厚度或者高度509，理想情況下小于20納米。在本發(fā)明的實施例中，半導體膜508被形成為具有約等于所加工出的三柵極晶體管所期望的柵極“長度”的厚度。在本發(fā)明的實施例中，半導體膜508被形成為比器件所期望的柵極長度要厚。在本發(fā)明的實施例中，半導體膜508被形成為具有這樣一個厚度，其使得所加工出的三柵極晶體管對于其設計柵極長度(Lg)可以按全耗盡方式操作。
可以按任何公知方法來在絕緣襯底502上形成半導體膜508。在一種稱為SIMOX技術的形成絕緣體上硅襯底的方法中，將高劑量的氧原子注入到單晶硅襯底中，然后退火，以在襯底內形成氧化埋層506。單晶硅襯底在氧化埋層上的部分成為硅膜508。另一種當前用來形成SOI襯底的技術是外延硅膜轉移(epitaxial silicon film transfer)技術，一般稱為粘結SOI(bonded SOI)。在此技術中，第一硅晶片具有在其表面上生長的薄層氧化物，該氧化物后面將用作SOI結構中的氧化埋層506。然后，向第一硅晶片中注入高劑量的氫，以在第一晶片的硅表面下形成高壓區(qū)。然后將此第一晶片翻轉并粘結到第二硅晶片的表面。然后沿著由氫注入而產生的高壓平面將第一晶片劈開。這樣就得到了一種SOI結構，在頂部具有薄硅層，其下是在單晶硅襯底的頂部上的氧化埋層?？梢允褂枚喾N公知平滑技術例如HC平滑或化學機械拋光(CMP)來平滑半導體膜508的頂表面，直至得到所希望的厚度。
此時，如果希望的話，可以在SOI襯底500中形成絕緣區(qū)(未示出)，以將其中要形成的各晶體管彼此絕緣。通過使用例如公知的光刻和刻蝕技術來將襯底508包圍三柵極晶體管的部分刻蝕掉，然后用絕緣膜例如SiO2來回填所刻蝕的區(qū)域，可形成絕緣區(qū)。
為了在襯底500上形成三柵極晶體管，在半導體膜508上形成光阻掩膜510，如圖5B所示。光阻掩膜510包含一個圖案或多個圖案512，所述圖案界定了隨后在半導體膜508中形成半導體主體或者鰭狀部分的位置。光阻圖案512界定了隨后形成的三柵極晶體管的半導體主體或者鰭狀部分的所希望的寬度518。在本發(fā)明的實施例中，圖案512界定了具有寬度518的鰭狀部分或者主體，其中寬度518等于或大于所加工出的晶體管的柵極長度(Lg)的所希望的寬度。以這種方式，將用于加工晶體管的最嚴格的光刻約束與柵極電極圖案相關聯(lián)，而不是半導體主體或者鰭狀部分定義。在本發(fā)明的實施例中，半導體主體或者鰭狀部分將具有小于或等于30納米的寬度518，理想情況下小于或等于20納米。在本發(fā)明的實施例中，用于半導體主體或者鰭狀部分的圖案512具有約等于硅主體高度509的寬度518。在本發(fā)明的實施例中，光阻圖案512具有在半導體主體高度509的1/2和半導體主體高度509的兩倍之間的寬度518。
另外，如圖5B所示，光阻掩膜510還可包括圖案514和516，用于定義分別形成源極附著塊和漏極附著塊的位置。所述附著塊可以用來將加工出的晶體管的各源極區(qū)連接到一起，并將各漏極區(qū)連接到一起。通過包括對覆蓋沉積光阻膜進行掩膜設置、曝光及顯影在內的公知光刻技術，可形成光阻掩膜510。
在形成光阻掩膜510之后，與光阻掩膜510對齊地刻蝕半導體膜508，以形成一個或多個硅主體或者鰭狀部分，以及源極和漏極附著塊(如果希望的話)，如圖5C所示?？涛g半導體膜508，直到暴露出下面的氧化埋層506?？梢允褂霉陌雽w刻蝕技術例如各向異性等離子刻蝕或活性離子刻蝕來與掩膜510對齊地刻蝕半導體膜508，如圖5C所示。
在刻蝕半導體膜508以形成半導體主體或者鰭狀部分520(以及源極/漏極附著塊522和524，如果希望的話)之后，通過公知技術例如通過化學剝離和O2除灰來去除光阻掩膜以產出圖5D所示的襯底。
然后，在每個半導體主體520上及其周圍形成柵極電介質層526。也就是說，在每個半導體主體520的頂表面527上，以及在每個半導體主體520的橫向相對的側壁528和529上形成柵極電介質層526。該柵極電介質可以是沉積的電介質或生長的電介質。在本發(fā)明的實施例中，柵極電介質層526是用干/濕氧化工藝生長的二氧化硅電介質膜。在本發(fā)明的實施例中，該二氧化硅膜生長到厚度在5-15之間。在本發(fā)明的實施例中，柵極電介質膜526是沉積的電介質，例如但不局限于介電常數(shù)較高的膜，例如金屬氧化物電介質，例如五氧化鉭(Ta2O5)和氧化鈦(TiO2)以及其他高K電介質，例如PZT和BST?？梢酝ㄟ^任意公知的技術例如化學氣相沉積(CVD)來形成介電常數(shù)較高的膜。
然后，如圖5E所示，形成柵極電極530。柵極電極530形成在形成于每個半導體主體520的頂表面527上的柵極電介質層526之上，以及形成在形成于每個半導體主體的側壁528和529之上或與之相鄰的柵極電介質526之上或與之相鄰，如圖5E所示。柵極電極530具有與其形成在絕緣襯底502之上的底表面相對的頂表面532，并具有一對橫向相對的側壁534和536。橫向相對的側壁534和536之間的距離界定了三柵極晶體管的柵極長度(Lg)538。柵極電極530可以通過在圖5D所示的襯底上覆蓋沉積合適的柵極電極材料而形成。柵極電極可以形成為具有在200-3000之間的厚度。在實施例中，柵極電極具有至少3倍于半導體主體520的高度509的厚度或者高度533。然后可用公知的光刻或刻蝕技術對柵極電極材料進行圖案化，以從柵極電極材料形成柵極電極530。在本發(fā)明的實施例中，柵極電極材料包括多晶硅。在本發(fā)明的另一個實施例中，柵極電極材料包括多晶體鍺化硅合金。在本發(fā)明的另一個實施例中，柵極電極材料可以包括金屬膜，例如鎢、鉭及其氮化物。柵極電極530可以通過公知的技術而形成，例如在圖5D的襯底上覆蓋沉積柵極電極材料，然后用公知的光刻或刻蝕技術對柵極電極材料進行圖案化。在本發(fā)明的另一實施例中，用于定義柵極電極530的光刻工藝利用了用于加工三柵極晶體管的最低限度或者最小尺寸的光刻工藝。(也就是說，在本發(fā)明的實施例中，柵極電極530的柵極長度(Lg)538具有由光刻定義的晶體管最小特征尺寸。)在本發(fā)明的實施例中，柵極長度538小于或等于30納米，理想情況下小于或等于20納米。
然后，在半導體主體520中相對于柵極電極530的側面上形成晶體管的源極和漏極區(qū)。在本發(fā)明的實施例中，源極和漏極區(qū)包括尖端或者源/漏區(qū)延伸區(qū)?？梢酝ㄟ^下述方式分別形成源極和漏極延伸區(qū)540和542，即將摻雜劑544放置于半導體主體520中柵極電極530的兩個側面532和534中，以形成尖端區(qū)540和542，如圖5F所示。在圖5F-5J中沒有示出源極和漏極附著塊522和524，以更好地圖示本發(fā)明的各方面。如果利用了源極和漏極附著塊522和524，它們也可以在此時進行摻雜。對PMOS三柵極晶體管來說，半導體鰭狀部分或者主體520被摻雜成P型導電性，并具有1×1020-1×1021原子數(shù)/cm3的濃度。對NMOS三柵極晶體管來說，半導體鰭狀部分或者主體520以n型導電性離子而被摻雜成具有1×1020-1×1021原子數(shù)/cm3的濃度。在本發(fā)明的實施例中，用離子注入來對硅膜進行摻雜。在本發(fā)明的實施例中，在垂直方向(即與襯底500垂直的方向)上進行離子注入，如圖5F所示。當柵極電極530是多晶硅柵極電極時，可以在離子注入工藝期間對它進行摻雜。柵極電極530用作掩膜，以防止離子注入步驟對三柵極晶體管的(多個)溝道區(qū)548產生摻雜。溝道區(qū)548是硅主體520位于柵極電極530下面或被其所包圍的部分。如果柵極電極530是金屬電極，則可以使用電介質硬掩膜來阻塞離子注入工藝期間的摻雜。在其他實施例中，可以使用其他方法例如固態(tài)源擴散來對半導體主體進行摻雜以形成源極和漏極延伸。
在本發(fā)明的多個實施例中，在形成源/漏區(qū)或源極/漏極延伸區(qū)之前，可在硅主體中形成“halo”區(qū)。Halo區(qū)是在器件的溝道區(qū)548中形成的摻雜區(qū)，具有與器件道溝區(qū)相同的導電性，但具有稍高于器件溝道區(qū)的摻雜濃度。利用成較大角度的離子注入技術，通過在柵極電極下離子注入摻雜劑，可形成halo區(qū)。
然后，如果希望的話，可以進一步處理圖5F中的襯底，以形成額外特征，例如重摻雜的源極/漏極接觸區(qū)、源極和漏極區(qū)以及柵極電極上的沉積硅，以及在源極/漏極接觸區(qū)和柵極電極上形成硅化物。
在本發(fā)明的多個實施例中，電介質側壁隔離層550可以形成在柵極電極的側壁上?？梢岳脗缺诟綦x層來補償重源極/漏極接觸注入，在選擇性硅沉積工藝中將源極/漏極區(qū)與柵極電極絕緣開來，以及在硅化工藝中在源極和漏極區(qū)以及柵極電極上形成硅化物?？梢酝ㄟ^在圖5F的襯底500上覆蓋沉積適形的(conformal)電介質膜550來形成隔離層，所述電介質膜例如是但不局限于氮化硅、氧化硅、氮氧化硅或其組合物。以適形的方式沉積電介質膜，以使得它在垂直表面以及水平表面上形成為具有大致相等的高度，所示垂直表面例如是柵極電極530的側壁534和536，而所述水平表面例如是硅膜520的頂部526和柵極電極530的頂部。在本發(fā)明的實施例中，所述電介質膜是由熱壁低壓化學氣相沉積(LPCVD)工藝形成的氮化硅膜。電介質膜的沉積厚度確定了所形成的隔離層的寬度或者厚度。在本發(fā)明的實施例中，所示電介質膜形成為具有20-200之間的厚度。
然后，如圖5G所示，通過例如等離子刻蝕或活性離子刻蝕來對電介質膜進行各向異性刻蝕，以形成側壁隔離層550。電介質膜的各向異性刻蝕從水平表面例如柵極電極530的頂部(以及附著塊522和524的頂部，如果使用了的話)上去除電介質膜，而留下了與垂直表面例如柵極電極530的側壁534和536相鄰的電介質側壁隔離層。所述刻蝕持續(xù)了一段充分長的時間，以從所有水平表面上去除電介質膜。在本發(fā)明的實施例中，利用了過度刻蝕，以使得可去除半導體主體520的側壁上的隔離層材料，如圖5G所示。結果就形成了側壁隔離層550，其沿著柵極電極530的側壁532和534而延伸并與之相鄰，如圖5H所示。
然后，如果希望的話，可以在半導體主體520的暴露表面上(以及在附著塊522和524上)形成半導體膜560，如圖5H所示。另外，如果希望的話，可以在柵極電極530的頂部上形成半導體膜562。所述半導體膜可以是單晶體膜或多晶體膜。在本發(fā)明的實施例中，半導體膜560是外延(單晶體)硅膜。在本發(fā)明的實施例中，硅膜560是由選擇性沉積工藝形成的，從而使得只在含有硅的暴露區(qū)域上形成硅，例如硅主體520的頂表面527以及側壁528和529。在選擇性沉積工藝中，不在電介質區(qū)域例如側壁隔離層555上形成硅膜。當柵極電極530包括多晶硅膜時，也可在柵極電極530的頂表面上選擇性地形成硅膜，以形成硅膜562。在本發(fā)明的實施例中，硅膜560形成為具有在50-500之間的厚度。在本發(fā)明的實施例中，硅膜形成為具有這樣的厚度，即該厚度足以提供足夠的硅，以在源極和漏極區(qū)上形成硅膜期間被使用或消耗。所述硅膜可以是即時摻雜(即在沉積期間摻雜)或隨后摻雜的，通過例如離子注入或固態(tài)源擴散。硅膜被摻雜成器件的源極和漏極區(qū)所希望的導電性類型。在本發(fā)明的實施例中，沉積硅膜560和562是本征硅膜(即未摻雜硅膜)。半導體膜560的沉積形成了凸起的源極和漏極區(qū)，提高了器件的寄生效應。
在本發(fā)明的實施例中，如圖5I所示，通過利用垂直離子注入角度的離子注入來對沉積硅膜560和562進行摻雜。離子注入工藝將沉積硅膜560和位于下面的硅主體520摻雜成具有在1×1020-1×1021原子數(shù)/cm3的濃度，以形成源極接觸區(qū)570和漏極接觸區(qū)572。側壁隔離層550補償源極/漏極接觸注入步驟，并將已摻雜的硅主體在側壁隔離層550下的區(qū)域定義為所述尖端區(qū)域。上述工藝形成了源極區(qū)570和漏極區(qū)572，二者都包括尖端區(qū)和接觸區(qū)。尖端區(qū)是硅主體520位于側壁隔離層550下面的區(qū)域。接觸區(qū)是硅主體和沉積硅膜與側壁隔離層550的外部邊緣相鄰的區(qū)域。另外，如果利用了源極和漏極附著塊522和524的話，源極/漏極接觸區(qū)包括源極和漏極附著塊522和524。
然后，如果希望的話，可以在源極和漏極接觸區(qū)以及柵極電極530的頂表面(或硅膜562)上形成耐火金屬硅化物，如圖5J所示?？捎米詫R工藝例如硅化工藝來形成耐火金屬硅化物膜。在硅化工藝中，在圖5J的襯底上覆蓋沉積耐火金屬膜，例如鈦、鎢、鎳、鈷等等。然后將襯底加熱到合適的溫度，以使得耐火金屬膜與襯底500的硅部分反應，以形成耐火金屬硅化物，所述硅部分例如是形成在硅主體上的硅膜560和形成在柵極電極上的硅膜562。沒有硅可發(fā)生反應的位置例如電介質隔離層555和氧化埋層506的暴露部分不發(fā)生反應，仍然是耐火金屬。然后可用選擇性刻蝕例如濕刻蝕來去除未反應的耐火金屬，而保留接觸區(qū)上的耐火金屬硅化物。按這種方式，金屬硅化物膜可與三柵極晶體管的接觸區(qū)自對齊。這就根據(jù)本發(fā)明完成了三柵極晶體管的加工。
至此，已描述了三柵極晶體管及加工方法。
權利要求
1.一種形成晶體管的方法，包括在襯底上形成半導體主體，所述半導體主體具有頂表面和橫向相對的側壁；在所述半導體主體的所述頂表面上以及所述半導體主體的所述橫向相對的側壁上形成柵極電介質；在所述半導體主體的所述頂表面上的所述柵極電介質上，并與所述半導體主體的所述橫向相對的側壁上的所述柵極電介質相鄰形成柵極電極；在所述柵極電極的所述橫向相對的側壁的相對側面上、但不在所述半導體主體的所述橫向相對的側壁上形成一對側壁隔離層；在所述半導體主體的所述頂表面上和所述橫向相對的側壁上，并與所述側壁隔離層相鄰形成半導體膜；以及在所述半導體主體中，在所述柵極電極的相對側面上形成一對源極區(qū)和漏極區(qū)。
2.如權利要求1所述的方法，還包括在所述半導體主體中，在所述柵極電極之下形成halo區(qū)。
3.如權利要求1所述的方法，其中所述柵極電極具有至少3倍于所述半導體主體的高度的高度。
4.如權利要求1所述的方法，還包括將耐火金屬形成到在所述半導體主體的所述頂表面上的和所述橫向相對的側壁上的所述半導體膜上。
5.一種晶體管，包括半導體主體，其在襯底上，并具有頂表面和橫向相對的側壁；柵極電介質層，其在所述半導體主體的所述頂表面上以及在所述半導體主體的所述橫向相對的側壁上；柵極電極，其在所述半導體主體的所述頂表面上的和在所述半導體主體的所述橫向相對的側壁上的所述柵極電介質層上；一對側壁隔離層，其在所述柵極電極的所述橫向相對的側壁的相對側面上、且不沿著所述半導體主體的所述橫向相對的側壁；半導體膜，其在所述半導體主體的所述頂表面上和所述半導體主體的所述相對的側壁上，并與所述一對側壁隔離層相鄰；以及一對源極區(qū)和漏極區(qū)，其在所述半導體主體中所述柵極電極的相對側上。
6.如權利要求5所述的晶體管，還包括在所述半導體主體中所述柵極電極之下的halo區(qū)。
7.如權利要求5所述的晶體管，其中所述柵極電極具有至少3倍于所述半導體主體的高度的高度。
8.如權利要求5所述的晶體管，還包括耐火金屬硅化物，其在所述半導體主體的所述頂表面上的和所述橫向相對的側壁上的所述半導體膜上。
9.一種形成半導體器件的方法，包括在襯底上形成半導體主體，所述半導體主體具有與底表面相對的頂表面，其中所述頂表面與所述底表面分開第一距離且其中所述半導體主體具有一對橫向相對的側壁；在所述半導體主體的所述頂表面上以及所述半導體主體的所述橫向相對的側壁上形成柵極電介質層；在所述半導體主體的所述頂表面上的所述柵極電介質上、以及與所述半導體主體的所述橫向相對的側壁上的所述柵極電介質相鄰處形成柵極電極，所述柵極電極具有一對橫向相對的側壁，所述柵極電極具有與形成在所述絕緣襯底上的底表面相對的頂表面，其中在所述頂表面與所述底表面之間的距離界定了所述柵極電極的高度；在所述柵極電極的所述頂表面和所述側壁上、以及在所述半導體主體的所述頂表面和所述側壁上、并在所述絕緣襯底上覆蓋沉積電介質膜；以及各向異性刻蝕所述電介質膜持續(xù)充分長的時間，以從所述柵極電極和所述半導體主體的所述頂表面、以及從所述絕緣襯底、并從所述半導體主體的所述側壁移除所述電解質膜，以形成與所述柵極電極的所述側壁相鄰的一對側壁隔離層。
10.如權利要求9所述的方法，還包括在所述半導體主體的所述頂表面上和所述側壁上，形成與形成在所述柵極電極的所述側壁上的所述側壁隔離層相鄰的半導體膜。
11.如權利要求10所述的方法，其中所述半導體膜包括硅，且所述半導體主體包括硅。
12.如權利要求11所述的方法，還包括在所述硅主體的頂表面和側壁上覆蓋沉積耐火金屬；加熱所述襯底使得所述硅膜與所述耐火金屬反應以在所述硅主體的所述頂表面和所述側壁之上形成耐火金屬硅化物。
13.如權利要求9所述的方法，其中所述柵極電極的高度至少是所述第一距離的三倍。
14.一種形成半導體器件的方法，包括在襯底上形成第一半導體主體和第二半導體主體，所述第一和第二半導體主體每個具有頂表面和橫向相對的側壁，且在所述第一和第二半導體主體之間形成絕緣層；在所述第一和第二半導體主體的所述頂表面上、以及在所述第一和第二半導體主體的所述橫向相對的側壁上形成柵極電介質層；以及在所述第一和第二半導體主體的所述柵極電介質層上，并與所述第一和第二半導體主體的所述橫向相對的側壁上的所述柵極電介質層相鄰形成柵極電極，所述柵極電極形成于在所述第一和第二半導體主體之間的所述絕緣層之上。
15.如權利要求14所述的方法，其中所述半導體主體的所述頂表面與所述襯底分開第一距離，且其中所述半導體主體的所述橫向相對的側壁分開第二距離，且其中所述柵極電極具有分開第三距離的一對橫向相對的側壁，其中所述第一、第二和第三距離基本相等。
16.一種晶體管，包括多個半導體主體，其每個具有頂表面和一對橫向相對的側壁，且絕緣層位于所述多個半導體主體之間；柵極電介質，其形成在所述多個半導體主體的所述頂表面和所述側壁上；柵極電極，其形成在所述多個半導體主體的所述頂表面上的所述柵極電介質上，并與形成在所述半導體主體的所述第一和第二橫向相對的側壁上的所述柵極電介質相鄰，且其在所述多個半導體主體之間的所述絕緣層之上；以及一對源極區(qū)和漏極區(qū)，其形成在所述半導體主體的每個中所述柵極電極的相對側上。
17.如權利要求16所述的晶體管，其中所述晶體管的柵極寬度近似為所述半導體主體的每個的柵極寬度之和，其中所述半導體主體的柵極寬度是所述半導體主體的高度的兩倍加上在所述橫向相對的側壁之間的距離。
18.如權利要求16所述的晶體管，其中在所述多個半導體主體的所述橫向相對的側壁之間的距離近似相等。
19.如權利要求16所述的晶體管，其中所述源極區(qū)的每個耦合在一起，且所述漏極區(qū)的每個耦合在一起。
20.如權利要求16所述的晶體管，其中所述襯底是絕緣襯底。
21.如權利要求16所述的晶體管，其中所述襯底是半導體襯底。
22.一種形成非平面的晶體管的方法，包括在襯底上形成具有第一濃度的第一導電類型摻雜劑的半導體主體，所述半導體主體具有頂表面和一對橫向相對的側壁；在所述半導體主體的所述頂表面以及所述一對橫向相對的側壁之上形成柵極電介質層；在所述柵極電介質上、以及在所述一對橫向相對的側壁之上形成柵極電極，其中在所述半導體主體中所述柵極電極之下形成溝道區(qū)；在所述半導體主體的所述溝道區(qū)中形成具有第二濃度的所述第一導電類型的摻雜區(qū)，其中所述第二濃度大于所述第一濃度；以及在所述半導體主體中，在所述柵極電極的相對側上形成一對源極區(qū)和漏極區(qū)。
23.如權利要求22所述的方法，還包括利用大角度離子注入處理來形成所述摻雜區(qū)。
24.如權利要求22所述的方法，還包括在所述柵極電極的相對側上的所述半導體主體的所述頂表面上和所述橫向相對的側壁上，形成半導體膜。
25.一種非平面的晶體管，包括半導體主體，其在襯底上并具有第一濃度的第一導電類型摻雜劑，所述半導體主體具有頂表面和一對橫向相對的側壁；柵極電介質層，其在所述半導體主體的所述一對橫向相對的側壁上；柵極電極，其在所述半導體主體的所述頂表面上的所述柵極電介質上，并與所述一對橫向相對的側壁相鄰，其中溝道區(qū)形成在所述半導體主體中所述柵極電極之下；摻雜區(qū)，其在所述半導體主體的所述溝道區(qū)中并具有第二濃度的所述第一導電類型，其中所述第二濃度大于所述第一濃度；以及一對源極區(qū)和漏極區(qū)，其在所述半導體主體中所述柵極電極的相對側上。
26.如權利要求25所述的半導體器件，還包括半導體膜，其在所述柵極電極的相對側上的所述半導體主體的所述頂表面上和所述橫向相對的側壁上。
27.如權利要求25所述的半導體器件，其中所述摻雜區(qū)是halo區(qū)。
全文摘要
本發(fā)明公開了一種半導體器件，包括形成在襯底上的半導體主體，其具有頂表面和橫向相對的側壁。在半導體主體的頂表面上以及半導體主體的橫向相對的側壁上形成柵極電介質層。在半導體主體的頂表面上的柵極電介質上，并與半導體主體的橫向相對的側壁上的柵極電介質相鄰形成柵極電極。
文檔編號H01L29/78GK1822338SQ200610057018
公開日2006年8月23日 申請日期2003年8月22日 優(yōu)先權日2002年8月23日
發(fā)明者羅伯特·周, 布賴恩·多伊爾, 杰克·卡瓦列羅斯, 道格拉斯·巴拉格, 達塔·休曼 申請人:英特爾公司