專利名稱：：靜電放電防護設(shè)計方法及其相關(guān)電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種電路布局方法與相關(guān)電路，尤其涉及一種能依據(jù)現(xiàn)有兩相鄰輸入/輸出電路單元之間及/或一輸入/輸出電路單元與一角落單元之間的空間來置入靜電放電防護電路單元的靜電放電防護設(shè)計方法與相關(guān)電路。
背景技術(shù)：
：隨著互補型金屬氧化物半導體(ComplementaryMeta卜0xideSemiconductor,CMOS)工藝技術(shù)發(fā)展至深次微米、奈米階段，集成電路效能也因此不斷的提升，因此如今已有許多集成電路以CMOS導入量產(chǎn)。更先進的工藝技術(shù)，即集成電路中組件尺寸縮小、更薄柵極氧化層(Gate-Oxide)、更淺漏極/源極(Drain/Source)深度以及金屬硅化物(Silicide)等，能有效提高密集度與改善組件特性。然而這些先進工藝技術(shù)，卻嚴重降低集成電^各對靜電》丈電(Electro-staticdischarge,ESD)的耐受度，4吏得靜電放電更容易成為量產(chǎn)集成電路中的成品率瓶頸所在。請參考圖1,圖l為已知芯片IOO的電路布局示意圖。芯片100包含多個輸入/輸出電路單元(1/0cell)110，用來接收輸入信號或是送出輸出信號；分別位于兩相鄰輸入/輸出電路單元110間的多個繞線區(qū)域120(虛線所標示的區(qū)域)；以及多個角落單元(cornercell)130。一般而言，每一輸入/輸出電路單元110在芯片100上會連接至一連接墊(pad),而多個繞線區(qū)域120的用途主要是作為每一輸入/輸出電路單元110的電源繞線/接地繞線之間的連接，亦即已知繞線區(qū)域120僅用來設(shè)置電源繞線及/或接地繞線以建立所要的電氣連接路徑。多個輸入/輸出電路單元110能使芯片100得以和外界其它電路/芯片連接，以實現(xiàn)出系統(tǒng)層級的整體功能，然而，當芯片100在進行封裝、測試、運輸、加工、安裝時，這些輸入/輸出電路單元11G也很容易與外界的靜電源接觸，將靜電所引發(fā)的不當電力傳導至芯片100內(nèi)部，因而導致芯片內(nèi)部電路的損毀；這也就是所謂的靜電放電(ESD,Electro-StaticDischarge)事件。因此，一般在輸入/輸出電路單元110中都會有一靜電放電防護電路(未顯示)，該靜電放電防護電路可在兩輸入/輸出電路單元110間導通一個低阻抗的電流路徑，使得每當有靜電荷發(fā)生在其中一輸入/輸出電路單元110時，靜電放電產(chǎn)生的電流能優(yōu)先從此電流路徑流出，而不會流入至芯片100的其它內(nèi)部電路；這樣一來，就能保護芯片100中的其它內(nèi)部電路不受靜電放電影響。等效來說，當靜電放電事件發(fā)生時，靜電放電防護電路就是將輸入/輸出電路單元110短路而導引靜電放電所引發(fā)的電流，以便旁通(bypass)靜電放電的電流，使其不會流入至芯片100中的其它內(nèi)部電路。不過，當芯片100在正常運作時，靜電放電電路就要中止其在兩輸入/輸出電路單元110間建立的電流路徑，以免妨礙芯片IOO的正常功能。一般而言，在電路設(shè)計上常常增加許多靜電放電防護電路以提升靜電放電防護的效果，然而，增加靜電放電防護電路同時也會占用較大的布局面積，也造成芯片生產(chǎn)成本增加，因此，如何選用適合的靜電放電防護電路以及適當?shù)牟季?，是一個電路布局設(shè)計上的重要課題。
發(fā)明內(nèi)容因此本發(fā)明的目的在于提供一種能依據(jù)既有輸入/輸出電路單元布局之間的空間來置入靜電放電防護電路單元的靜電放電防護設(shè)計方法與相關(guān)電路。依據(jù)本發(fā)明的實施例，其披露一種靜電放電防護設(shè)計方法。該方法包含有將一第一輸入/輸出電路單元與一第二輸入/輸出電路單元布局于一芯片的一側(cè)邊，其中該第一、第二輸入/輸出電路單元之間具有一繞線區(qū)域位于該側(cè)邊；提供一靜電放電防護電路單元；以及布局該靜電放電防護電路單元至該繞線區(qū)域中。依據(jù)本發(fā)明的實施例，其還披露一種具有靜電放電防護功能的芯片。該芯片包含有一第一輸入/輸出電路單元，位于該芯片的一側(cè)邊；一第二輸入/輸出電路單元，位于該芯片的該側(cè)邊，其中該第一、第二輸入/輸出電路單元之間具有一繞線區(qū)域位于該側(cè)邊；以及一靜電放電防護電路單元，位于該繞線區(qū)域中。依據(jù)本發(fā)明的實施例，其還披露一種靜電放電防護設(shè)計方法。該方法包含有將一輸入/輸出電路單元與一角落單元布局于一芯片的一側(cè)邊，其中該輸入/輸出電路單元與該角落單元之間具有一繞線區(qū)域位于該側(cè)邊；提供一靜電放電防護電路單元；以及布局該靜電放電防護電路單元至該繞線區(qū)域中。依據(jù)本發(fā)明的實施例，其還披露一種具有靜電放電防護功能的芯片。該芯片包含有一輸入/輸出電路單元，位于該芯片的一側(cè)邊；一角落單元，位于該芯片的該側(cè)邊，其中該輸入/輸出電路單元與該角落單元之間具有一繞線區(qū)域位于該側(cè)邊；以及一靜電放電防護電路單元，位于該繞線區(qū)域中。圖1為已知芯片的電路布局示意圖。圖2為本發(fā)明芯片的一實施例的電路布局示意圖。圖3所示為本發(fā)明一實施例的將電源箝制電路布局于兩輸入輸出電路單元之間的繞線區(qū)域的電路示意圖。圖4為圖3所示的電源箝制電路的一第一實施例的電路示意圖。圖5為圖3所示的電源箝制電路的一第二實施例的電路示意圖。圖6為圖3所示的電源箝制電路的一第三實施例的電路示意圖。圖7所示為本發(fā)明一實施例的將電容布局于兩輸入輸出電路單元之間的繞線區(qū)域的電路示意圖。圖8為本發(fā)明靜電放電防護設(shè)計方法的一實施例的流程圖。附圖符號i兌明<table>tableseeoriginaldocumentpage6</column></row><table><table>tableseeoriginaldocumentpage7</column></row><table>具體實施方式請參考圖2，圖2所示為本發(fā)明芯片200的一實施例的電路布局示意圖。如圖2所示，芯片200的一側(cè)邊設(shè)置有一電源繞線210、一接地繞線220、用來接收輸入信號或是送出輸出信號的多個輸入/輸出電路單元230a、230b、分別位于兩輸入/輸出電路單元230a、230b間及輸入/輸出電路單元230b與角落單元245間的多個繞線區(qū)域240a、240b以及多個靜電放電防護電路250a、250b、250c。在不影響本發(fā)明技術(shù)披露的范圍之下，相較于圖1所示的已知芯片100，圖2僅顯示本發(fā)明芯片200的部分電路。本實施例中，繞線區(qū)域240a、240b除了提供輸入/輸出電路單元230a、230b的電源繞線210與接地繞線220之間的連接以外，還用來設(shè)置靜電放電防護電路250a、250b、圖2所示的實施例中，繞線區(qū)域240a的大小大于繞線區(qū)域240b的大小，因此，多個靜電放電防護電路250a、250b分別布局于繞線區(qū)域240a中兩個子繞線區(qū)域240a-l、240a-2中。請注意，多個靜電放電防護電路250a、250b、250c可依據(jù)需求分別選擇不同類型的靜電放電防護電路。換言之，本發(fā)明所披露的電路布局方法可依據(jù)繞線區(qū)域的大小來決定所要使用的靜電放電防護電路的類型與個數(shù)。請參考圖3,圖3所示本發(fā)明一實施例的將電源箝制電路布局于兩輸入輸出電路單元之間的繞線區(qū)域的電路示意圖。如圖3所示，芯片300的一側(cè)邊設(shè)置有一電源繞線310、一接地繞線320、用來接收輸入信號或/且送出輸出信號的多個輸入/輸出電路單元330a、330b、位于兩輸入/輸出電路單元間的一繞線區(qū)域340以及多個電源箝制電路350a、350b分別布局于繞線區(qū)域340的子繞線區(qū)域340_1、340—2中。繞線區(qū)域340除了用來提供輸入/輸出電路單元330a、330b的電源繞線之間的連接以外，還設(shè)置有多個電源箝制電路350a、350b連接于電源繞線310與地繞線320之間以提供靜電放電防護功能。在本實施例中，假設(shè)繞線區(qū)域340具有較大的空間，因此，可以將多個電源箝制電路350布局于繞線區(qū)域340中，以達到更佳的靜電放電防護效果，然而，此僅為范例說明，并非是本發(fā)明的限制。請注意，多個電源箝制電路350a、350b可依據(jù)需求分別選擇不同類型的電源箝制電路。一般而言，在芯片300的側(cè)邊所設(shè)置的多個輸入/輸出電路單元330a、330b中，也會依照空間配置以及需求加入靜電放電防護電路于其中。此外，此一實施例中僅說明將電源箝制電路設(shè)置于兩輸入/輸出電路單元之間的繞線區(qū)域，然而，本領(lǐng)域技術(shù)人員經(jīng)由以上所述的技術(shù)內(nèi)容應可輕易地得知本發(fā)明也可將電源箝制電路設(shè)置于輸入/輸出電路單元與角落單元之間的繞線區(qū)域，故在此便不再贅述。請參考圖4，圖4為圖3所示的電源箝制電路的一第一實施例的電路示意圖。如圖4所示，電源箝制電路400連接于一電源繞線410與一接地繞線420之間，其包含有一電阻430、一電容440以及一p型金屬氧化物半導體(p-typeMOS，PMOS)晶體管450;其中，電容440在實作上會使用一金屬氧化物半導體電容(MOScapacitor),而電阻430與電容440形成一電容電阻網(wǎng)絡(luò)(RCnetwork)。在本實施例中，當有一靜電波形發(fā)生在電源繞線410上時，由于該電容電阻網(wǎng)絡(luò)會使信號產(chǎn)生一延遲效應，因此圖4中的節(jié)點VI電壓上升的速度會較電源繞線410慢，因此在節(jié)點VI與電源繞線410形成一電位差同一時間，相同的電壓差出現(xiàn)在p型金屬氧化物半導體晶體管450與電源繞線410之間。當此電壓差大于p型信道金屬氧化物半導體晶體管450的閾值電壓(thresholdvoltage)時，p型金屬氧化物半導體晶體管450即會導通。因此靜電放電防護電路(亦即電源箝制電路400)便可提供一靜電放電電流路徑，以免靜電放電時電流流入IC內(nèi)部電路而造成損傷。請參考圖5，圖5為圖3所示的電源箝制電路的一第二實施例的電路示意圖。如圖5所示，電源箝制電路500連接于一電源繞線510與一接地繞線520之間，且包含有一電阻530、一電容540、一反向器550以及一n型金屬氧化物半導體晶體管560。其中，電容540在實作上會使用一金屬氧化物半導體電容，而電阻530與電容540形成一電容電阻網(wǎng)絡(luò)；反向器550包含一p型金屬氣化物半導體晶體管551以及一n型金屬氧化物半導體晶體管552。在本實施例中，當有一靜電波形發(fā)生在電源繞線510上時，由于該電容電阻網(wǎng)絡(luò)會使信號產(chǎn)生一延遲效應，因此圖5中的節(jié)點VI電壓上升的速度會較電源繞線510慢，因此在節(jié)點VI與電源繞線510之間形成一電壓差同一時間，相同的電壓差出現(xiàn)在p型金屬氧化物半導體晶體管551與電源繞線510之間。當此電壓差大于p型金屬氧化物半導體晶體管551的閾值電壓時，p型金屬氧化物半導體晶體管551即會導通，所以節(jié)點V2的電壓會被往上拉至接近電源繞線510的電壓電平。對n型金屬氧化物半導體晶體管560而言，節(jié)點V2即是其柵極(gate)，此時節(jié)點V2的電壓會大于n型金屬氧化物半導體晶體管560的閾值電壓，如此一來，n型金屬氧化物半導體晶體管560就會導通以放電(discharge)靜電電流，因此靜電放電防護電路(亦即電源箝制電路500)提供了靜電放電電流路徑，以免靜電放電時電流流入IC內(nèi)部電路而造成損傷一般而言，靜電放電防護電路的數(shù)量越多，對于靜電放電防護的效果越好。然而，當兩輸入輸出電路單元之間的繞線區(qū)域空間不足或者輸入輸出電路單元與角落單元之間的繞線區(qū)域空間不足時，本發(fā)明還披露采用布局面積較小的電源箝制電路。如圖6所示，圖6為圖3所示的電源箝制電路的一第三實施例的電路示意圖。電源箝制電路600連接于一電源繞線610與一接地繞線620，且包含有一n型金屬氧化物半導體晶體管630以及一p型金屬氧化物半導體晶體管640,所以，此電源箝制電路600本身具有較小的布局面積。在本實施例中，n型金屬氧化物半導體晶體管630以及p型金屬氧化物半導體晶體管640可分別作為一電源箝制電路，以放電靜電電流。域中的靜電放電防護電路，然而，本發(fā)明并未以此為限。請參考圖7,圖7所示為本發(fā)明一實施例的將電容布局于兩輸入輸出電路單元之間的繞線區(qū)域的電路示意圖。如圖7所示，芯片700的一側(cè)邊設(shè)置有一電源繞線710、一接地繞線720、多個輸入/輸出電路單元730a、730b，用來接收輸入信號或/且送出輸出信號、位于兩輸入/輸出電路單元間的多個繞線區(qū)域740a、740b以及多個電容750a、750b分別布局于繞線區(qū)域740a、740b中。多個繞線區(qū)域740a、740b除了作為輸入/輸出電路單元的電源繞線/接地繞線之間的連接外，還設(shè)置多個電容750a、750b連接于該電源繞線710與接地繞線720之間以提供靜電放電防護功能。在本實施例中，假設(shè)繞線區(qū)域740a、740b具有較小的空間，因此無法放置前述的電源箝制電路的完整電路，故在空間不足的情形下，繞線區(qū)域740a、740b可放置電容750a、750b以作為前述的電源箝制電路中電容電阻網(wǎng)絡(luò)的電容；而該電源箝制電路的其它組件則放置于輸入/輸出電路單元730a、730b中，如此一來，也能間接增進芯片700的靜電放電防護能力。此外，此一實施例中僅說明將電容設(shè)置于兩輸入/輸出電路單元之間的繞線區(qū)域，然而，本領(lǐng)域技術(shù)人員經(jīng)由以上所述的技術(shù)披露應可輕易地得知本發(fā)明也可將電容設(shè)置于輸入/輸出電路單元與角落單元之間的繞線區(qū)域，故于此便不再贅述。請注意，在圖3所示的實施例中，每一繞線區(qū)域中均設(shè)置電源箝制電路，而在圖7所示的實施例中，每一繞線區(qū)域中均設(shè)置電容，然而，此僅為范例說明，亦即在本發(fā)明其它實施例中，也可在同一芯片的多個繞線區(qū)域中依據(jù)設(shè)計需求而同時設(shè)置有電源箝制電路、電容與其它可提供靜電防護功能的組件，也符合本發(fā)明的精神。請參考圖8,圖8為本發(fā)明靜電放電防護設(shè)計方法的一實施例的流程圖。靜電放電防護設(shè)計方法用來實現(xiàn)圖2所示的芯片200的電路布局，其步驟筒要歸納如下步驟800:開始；步驟802:將一第一輸入/輸出電路單元(例如圖2所示的輸入/輸出電路單元230a)、一第二輸入/輸出電路單元(例如圖2所示的輸入/輸出電路單元230b)以及一角落單元(例如圖2所示的角落單元245)布局于一芯片的一側(cè)邊，其中該第一、第二輸入/輸出電路單元之間具有一第一繞線區(qū)域(例如圖2所示的繞線區(qū)域240a)位于該側(cè)邊以及該第二輸入/輸出電路單元以及該角落單元之間具有一第二繞線區(qū)域(例如圖2所示的繞線區(qū)域2楊)位于該側(cè)邊；步驟804:依據(jù)該第一、第二繞線區(qū)域的面積大小，分別提供一第一靜電放電防護電路單元與一第二靜電放電防護電路單元(例如電源箝制電路、電容與其它可提供靜電防護功能的組件)；步驟806:分別布局該第一、第二靜電放電防護電路單元至該第一、第二繞線區(qū)域中；以及步驟808:結(jié)束。請注意，由于本發(fā)明靜電放電防護設(shè)計的技術(shù)特征已在上面詳細披露，故圖8所示的流程中各個步驟的操作細節(jié)便不再于此贅述。以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應屬本發(fā)明的涵蓋范圍。權(quán)利要求1.一種靜電放電防護設(shè)計方法，其包含有將一第一輸入/輸出電路單元與一第二輸入/輸出電路單元布局于一芯片的一側(cè)邊，其中該第一、第二輸入/輸出電路單元之間具有一繞線區(qū)域位于該側(cè)邊；提供一靜電放電防護電路單元；以及布局該靜電放電防護電路單元至該繞線區(qū)域中。2.如權(quán)利要求1所述的靜電放電防護設(shè)計方法，其中提供該靜電放電防護電路單元的步驟包含有依據(jù)該繞線區(qū)域的空間大小，自多個候選靜電放電防護電路單元中選擇至少一候選靜電放電防護電路單元來作為該靜電放電防護電路單元。3.如權(quán)利要求1所述的靜電放電防護設(shè)計方法，其中該靜電放電防護電路單元為一電容。4.如權(quán)利要求1所述的靜電放電防護設(shè)計方法，其中該靜電放電防護電路單元為一電源箝制電路。5.—種具有靜電放電防護功能的芯片，其包含有一第一輸入/輸出電路單元，位于該芯片的一側(cè)邊；一第二輸入/輸出電路單元，位于該芯片的該側(cè)邊，其中該第一、第二輸入/輸出電路單元之間具有一繞線區(qū)域位于該側(cè)邊；以及一靜電放電防護電路單元，位于該繞線區(qū)域中。6.如權(quán)利要求5所述的芯片，其中該靜電放電防護電路單元為一電容。7.如權(quán)利要求5所述的芯片，其中該靜電放電防護電路為一電源箝制電路。8.—種靜電放電防護設(shè)計方法，其包含有將一輸入/輸出電路單元與一角落單元布局于一芯片的一側(cè)邊，其中該輸入/輸出電路單元與該角落單元之間具有一繞線區(qū)域位于該側(cè)邊；提供一靜電放電防護電路單元；以及布局該靜電放電防護電路單元至該繞線區(qū)域中。9.如權(quán)利要求8所述的靜電放電防護設(shè)計方法，其中提供該靜電放電防護電路單元的步驟包含有依據(jù)該繞線區(qū)域的空間大小，自多個候選靜電放電防護電路單元中選擇至少一候選靜電放電防護電路單元來作為該靜電放電防護電路單元。10.如權(quán)利要求8所述的靜電放電防護設(shè)計方法，其中該靜電放電防護電路單元為一電容。11.如權(quán)利要求8所述的靜電放電防護設(shè)計方法，其中該靜電放電防護電路單元為一電源箝制電路。12.—種具有靜電放電防護功能的芯片，其包含有一輸入/輸出電路單元，位于該芯片的一側(cè)邊；一角落單元，位于該芯片的該側(cè)邊，其中該輸入/輸出電路單元與該角落單元之間具有一繞線區(qū)域位于該側(cè)邊；以及一靜電放電防護電路單元，位于該繞線區(qū)域中。13.如權(quán)利要求12所述的芯片，其中該靜電放電防護電路單元為一電容。14.如權(quán)利要求12所述的芯片，其中該靜電放電防護電路為一電源箝制電路。全文摘要本發(fā)明提供一種靜電放電防護設(shè)計方法，其包含有將一第一輸入/輸出電路單元與一第二輸入/輸出電路單元布局于一芯片的一側(cè)邊，其中該第一、第二輸入/輸出電路單元之間具有一繞線區(qū)域位于該側(cè)邊；提供一靜電放電防護電路單元；以及布局該靜電放電防護電路單元至該繞線區(qū)域中。文檔編號H05F3/02GK101336039SQ20071012706公開日2008年12月31日申請日期2007年6月28日優(yōu)先權(quán)日2007年6月28日發(fā)明者吳德昌,孫郁明,王建國申請人:聯(lián)華電子股份有限公司