并確認(rèn)建立起同步的時(shí)間在ms級(jí)內(nèi)，接入調(diào)制解調(diào)器之后，由于雙方調(diào)制解調(diào)器之間的握手時(shí)間稍長，所以整個(gè)系統(tǒng)建立同步并正常工作的時(shí)間僅需10秒以內(nèi)。
[0032]可見，本實(shí)用新型提出復(fù)接分接器可以快速完成調(diào)試工作。而且通過采用雙口RAM，可以連接兩個(gè)處理器進(jìn)行處理，每個(gè)處理器可以在復(fù)接器和分接器功能之間進(jìn)行轉(zhuǎn)換，即每個(gè)處理器連接的語音壓縮元件、數(shù)據(jù)接口、PCM編解碼器等，均可進(jìn)行雙向通信，其中一個(gè)處理器實(shí)現(xiàn)復(fù)接器功能，另一個(gè)處理器實(shí)現(xiàn)分接器功能，即一個(gè)處理器接收多路信號(hào)，進(jìn)行碼速調(diào)整，那么另一個(gè)處理器就進(jìn)行碼速恢復(fù)和數(shù)據(jù)輸出。兩個(gè)處理器之間的雙口RAM可以對合路之后的數(shù)據(jù)進(jìn)行加速處理，從而實(shí)現(xiàn)數(shù)據(jù)在從一個(gè)處理器輸出到另一個(gè)處理器時(shí)，快速完成同步等操作，以便另一個(gè)處理器快速進(jìn)行碼速恢復(fù)操作，從而提高整體的復(fù)接分接器數(shù)據(jù)處理和傳輸速度。
[0033]采用先進(jìn)的數(shù)字處理技術(shù)對電網(wǎng)通信進(jìn)行擴(kuò)容，數(shù)字復(fù)接技術(shù)對電力通信網(wǎng)進(jìn)行擴(kuò)容，設(shè)計(jì)出符合電力通信的復(fù)用設(shè)備，與原電力線載波機(jī)結(jié)合，可使單信道模擬電路變成可同時(shí)傳輸多路數(shù)字信息的多信道數(shù)字傳輸系統(tǒng)。與原模擬載波通信相比，具有網(wǎng)管功能強(qiáng)、誤碼率低、可靠性高的明顯優(yōu)勢，從而為電力線載波通信升級(jí)、擴(kuò)容、改造提供了投資省、見效快的理想途徑。
[0034]優(yōu)選地，還包括:仲裁電路25、第一緩沖器21、第二緩沖器22、第一譯碼器23和第二譯碼器24，其中，第一處理器I分別連接至仲裁電路25、第一譯碼器23和第一緩沖器21，第一譯碼器23和第一緩沖器21分別連接至仲裁電路25，第一緩沖器21還連接至雙口RAM3 ;第二處理器2分別連接至仲裁電路25、第二譯碼器24和第二緩沖器22，第二譯碼器24和第二緩沖器22分別連接至仲裁電路25，第二緩沖器25還連接至雙口 RAM3。
[0035]優(yōu)選地，第一譯碼器23在接收到第一處理器I的訪問請求時(shí)，產(chǎn)生片選信號(hào)并發(fā)送至仲裁電路25，仲裁電路25判斷第二處理器2是否正在讀寫雙口 RAM3，如并未在讀寫，則生成使能信號(hào)控制第一緩沖器21開啟，使第一處理器I讀寫雙口 RAM3，若正在讀寫，則生成降低信號(hào)并發(fā)送至第一處理器1，使第一處理器I的就緒信號(hào)降低，以進(jìn)入等待狀態(tài)，并在第二處理器2完成讀寫后，生成升高信號(hào)并發(fā)送至第一處理器I，使第一處理器I的就位信號(hào)升高，以讀寫雙口 RAM3 ;第二譯碼器24在接收到第二處理器2的訪問請求時(shí)，產(chǎn)生片選信號(hào)并發(fā)送至仲裁電路25，仲裁電路25判斷第一處理器I是否正在讀寫雙口 RAM3，如并未在讀寫，則生成使能信號(hào)控制第二緩沖器22開啟，使第二處理器2讀寫雙口 RAM3，若正在讀寫，則生成就位信號(hào)并發(fā)送至第二處理器2，使第二處理器2進(jìn)入等待狀態(tài)，并在第一處理器I完成讀寫后，生成升高信號(hào)并發(fā)送至第二處理器2，使第二處理器2的就位信號(hào)升高，以讀寫雙口 RAM3。
[0036]元件之間的信息交換可根據(jù)具體情況，采用串行或并行通信的方式，在并行通信方式中，又有通過并行接口及通過共享存儲(chǔ)器接口進(jìn)行通信兩種方案。并行接口方案，CPU間每次僅能交換一個(gè)字節(jié)；共享存儲(chǔ)器方案，CPU間每次可以字節(jié)形式并行地交換大量數(shù)據(jù)。直接采用單片雙口 RAM的方法，用通用集成電路組成的雙口 RAM，標(biāo)準(zhǔn)雙口 RAM有左側(cè)和右側(cè)兩套地址線(AB)、數(shù)據(jù)線(DB)和控制(CB)(簡稱為ADC線)，分別供兩個(gè)CPU使用，而一般RAM只有一套ADC線，因此，必須對之進(jìn)行特殊處理，加上一定的外圍芯片之后，才有可能由兩個(gè)CPU共享，處理思路是讓兩個(gè)CPU交替使用一般RAM的一套ADC線，而用緩沖器將兩個(gè)CPU的AB、DB和CB隔開，
[0037]當(dāng)?shù)谝?CPU要訪問雙口 RAM時(shí)，其譯碼電路產(chǎn)生片選信號(hào)CSL，向雙口 RAM的仲裁電路發(fā)出請求，出使能信號(hào)ENL，將第一緩沖器打開，使第一 CPU的三總線與雙口 RAM的ADC線接通，第一 CPU可對之進(jìn)行讀寫操作；若第一 CPU正在讀寫雙口 RAM時(shí)，第二 CPU發(fā)出CRR信號(hào)，則仲裁電路立即使第二 CPU的就緒信號(hào)RDY/變低，迫使第二 CPU進(jìn)入等待狀態(tài)；當(dāng)CPUk完成對雙口 RAM的讀寫操作后，CSL無效，仲裁電路立即使RDY /變高，ENR變低，打開第二緩沖器，第二 CPU退出保持狀態(tài)，繼續(xù)先前對雙口 RAM進(jìn)行的訪問。
[0038]優(yōu)選地，第一處理器I的地址線分別連接至第一譯碼器23和第一緩沖器21，第一處理器I的控制線和數(shù)據(jù)線分別連接至第一緩沖器21 ;第二處理器2的地址線分別連接至第二譯碼器24和第二緩沖器22，第一處理器I的控制線和數(shù)據(jù)線分別連接至第二緩沖器22。
[0039]優(yōu)選地，還包括:時(shí)鐘信號(hào)元件7，分別連接至每組語音壓縮元件4和PCM編解碼器5o
[0040]優(yōu)選地，還包括:管理元件8，分別連接至第一處理器I和第二處理器2，用于對第一處理器I和第二處理器2進(jìn)行管理和控制。便于用戶根據(jù)需要調(diào)整兩個(gè)處理器的功能設(shè)置。
[0041]以上結(jié)合附圖詳細(xì)說明了本實(shí)用新型的技術(shù)方案，考慮到相關(guān)技術(shù)中的復(fù)接分接器難以滿足電力系統(tǒng)的傳輸需要。通過本申請的技術(shù)方案，能夠采用雙CPU和雙口 RAM的結(jié)構(gòu)，提高復(fù)接分接器的數(shù)據(jù)處理速度和數(shù)據(jù)傳輸速度，進(jìn)而滿足電力系統(tǒng)大量信息傳輸?shù)男枰?br>[0042]在本實(shí)用新型中，術(shù)語“第一”、“第二”僅用于描述目的，而不能理解為指示或暗示相對重要性。術(shù)語“多個(gè)”指兩個(gè)或兩個(gè)以上，除非另有明確的限定。
[0043]以上所述僅為本實(shí)用新型的優(yōu)選實(shí)施例而已，并不用于限制本實(shí)用新型，對于本領(lǐng)域的技術(shù)人員來說，本實(shí)用新型可以有各種更改和變化。凡在本實(shí)用新型的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種復(fù)接分接器，其特征在于，包括: 第一處理器、第二處理器和雙口 RAM，所述第一處理器和第二處理器分別連接至所述雙P RAM, 其中，所述第一處理器分別與多個(gè)語音壓縮元件雙向通信連接，每個(gè)語音壓縮元件分別與PCM編解碼器雙向通信連接，每個(gè)PCM編解碼器分別接收或輸出模擬話路，且所述第一處理器分別與多個(gè)數(shù)據(jù)接口雙向通信連接，每個(gè)數(shù)據(jù)接口分別接收或輸出遠(yuǎn)端數(shù)據(jù)； 所述第二處理器分別與多個(gè)語音壓縮元件雙向通信連接，每個(gè)語音壓縮元件分別與PCM編解碼器雙向通信連接，每個(gè)PCM編解碼器分別接收或輸出模擬話路，且所述第二處理器分別與多個(gè)數(shù)據(jù)接口雙向通信連接，每個(gè)數(shù)據(jù)接口分別接收或輸出遠(yuǎn)端數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的復(fù)接分接器，其特征在于，還包括: 仲裁電路、第一緩沖器、第二緩沖器、第一譯碼器和第二譯碼器， 其中，所述第一處理器分別連接至所述仲裁電路、第一譯碼器和第一緩沖器，所述第一譯碼器和第一緩沖器分別連接至所述仲裁電路，所述第一緩沖器還連接至所述雙口 RAM ; 所述第二處理器分別連接至所述仲裁電路、第二譯碼器和第二緩沖器，所述第二譯碼器和第二緩沖器分別連接至所述仲裁電路，所述第二緩沖器還連接至所述雙口 RAM。
3.根據(jù)權(quán)利要求2所述的復(fù)接分接器，其特征在于，所述第一譯碼器在接收到所述第一處理器的訪問請求時(shí)，產(chǎn)生片選信號(hào)并發(fā)送至所述仲裁電路，所述仲裁電路判斷所述第二處理器是否正在讀寫所述雙口 RAM，如并未在讀寫，則生成使能信號(hào)控制所述第一緩沖器開啟，使所述第一處理器讀寫所述雙口 RAM，若正在讀寫，則生成降低信號(hào)并發(fā)送至所述第一處理器，使所述第一處理器的就緒信號(hào)降低，以進(jìn)入等待狀態(tài)，并在所述第二處理器完成讀寫后，生成升高信號(hào)并發(fā)送至所述第一處理器，使所述第一處理器的就位信號(hào)升高，以讀寫所述雙口 RAM ； 所述第二譯碼器在接收到所述第二處理器的訪問請求時(shí)，產(chǎn)生片選信號(hào)并發(fā)送至所述仲裁電路，所述仲裁電路判斷所述第一處理器是否正在讀寫所述雙口 RAM，如并未在讀寫，則生成使能信號(hào)控制所述第二緩沖器開啟，使所述第二處理器讀寫所述雙口 RAM,若正在讀寫，則生成就位信號(hào)并發(fā)送至所述第二處理器，使所述第二處理器進(jìn)入等待狀態(tài)，并在所述第一處理器完成讀寫后，生成升高信號(hào)并發(fā)送至所述第二處理器，使所述第二處理器的就位信號(hào)升高，以讀寫所述雙口 RAM。
4.根據(jù)權(quán)利要求2所述的復(fù)接分接器，其特征在于，所述第一處理器的地址線分別連接至所述第一譯碼器和所述第一緩沖器，所述第一處理器的控制線和數(shù)據(jù)線分別連接至所述第一緩沖器； 所述第二處理器的地址線分別連接至所述第二譯碼器和所述第二緩沖器，所述第一處理器的控制線和數(shù)據(jù)線分別連接至所述第二緩沖器。
5.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的復(fù)接分接器，其特征在于，還包括: 時(shí)鐘信號(hào)元件，分別連接至每組語音壓縮元件和所述PCM編解碼器。
6.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的復(fù)接分接器，其特征在于，還包括: 管理元件，分別連接至所述第一處理器和所述第二處理器，用于對所述第一處理器和所述第二處理器進(jìn)行管理和控制。
【專利摘要】本實(shí)用新型涉及一種復(fù)接分接器，包括：第一處理器、第二處理器和雙口RAM，第一處理器和第二處理器分別連接至雙口RAM，其中，第一處理器分別與多個(gè)語音壓縮元件雙向通信連接，第一處理器分別與多個(gè)數(shù)據(jù)接口雙向通信連接；第二處理器分別與多個(gè)語音壓縮元件雙向通信連接，第二處理器分別與多個(gè)數(shù)據(jù)接口雙向通信連接。通過本實(shí)用新型的技術(shù)方案，采用雙CPU和雙口RAM的結(jié)構(gòu)，提高復(fù)接分接器的數(shù)據(jù)處理速度和數(shù)據(jù)傳輸速度，進(jìn)而滿足電力系統(tǒng)大量信息傳輸?shù)男枰?br>【IPC分類】H04B3-54, H04B3-02
【公開號(hào)】CN204272110
【申請?zhí)枴緾N201420784323
【發(fā)明人】劉斌
【申請人】河北大學(xué)
【公開日】2015年4月15日
【申請日】2014年12月11日