一種嵌入式網(wǎng)絡(luò)視頻數(shù)據(jù)采集傳輸系統(tǒng)及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于多媒體業(yè)務(wù)通信網(wǎng)絡(luò)領(lǐng)域，涉及異構(gòu)網(wǎng)絡(luò)端到端QoS保障方法。
【背景技術(shù)】
[0002]現(xiàn)代網(wǎng)絡(luò)通信技術(shù)的發(fā)展對數(shù)據(jù)傳輸有著越來越高的要求，目前應(yīng)用的數(shù)據(jù)采集系統(tǒng)可同時采集成千上百個參量的實(shí)時數(shù)據(jù)，如何對龐大的數(shù)據(jù)量進(jìn)行實(shí)時處理以及高速實(shí)時地傳輸成為了其中的技術(shù)關(guān)鍵。目前典型的視頻采集和傳輸方法有:1)基于單片機(jī)的視頻數(shù)據(jù)采集方法:采用模/數(shù)(A/D)、數(shù)/模(D/A)轉(zhuǎn)換芯片，單片機(jī)和專用串行通信芯片完成數(shù)據(jù)的采集和串行傳輸；2)基于DSP視頻數(shù)據(jù)采集方法:采用專用數(shù)字處理芯片和通用串行總線USB接口完成數(shù)據(jù)采集。上述兩種方法雖然能夠?qū)崿F(xiàn)視頻數(shù)據(jù)采集傳輸，但受單片機(jī)和專用串行通信芯片的限制，無法完成速率較高的信息速率的高速傳輸。

【發(fā)明內(nèi)容】

[0003]針對上述問題，本發(fā)明提出一種嵌入式網(wǎng)絡(luò)視頻數(shù)據(jù)采集和傳輸方法，通過由Verilog HDL語言描述圖像采集和處理模塊全部硬件并予以實(shí)現(xiàn)，充分發(fā)揮FPGA并行處理的優(yōu)勢，從而提高數(shù)據(jù)采集速率；采用總線模式從而使軟件與硬件協(xié)同工作，提高了處理速度，也利于軟硬件的升級與優(yōu)化；以數(shù)字化的通信方式實(shí)現(xiàn)視頻圖像采集以及數(shù)據(jù)傳輸，同時節(jié)省纜線，降低了開發(fā)成本。
[0004]為了實(shí)現(xiàn)上述目的，本發(fā)明采取的技術(shù)方案為:一種嵌入式網(wǎng)絡(luò)視頻數(shù)據(jù)采集傳輸系統(tǒng)，該系統(tǒng)包括數(shù)據(jù)采集模塊、數(shù)據(jù)存儲模塊、數(shù)據(jù)發(fā)送預(yù)處理模塊、數(shù)據(jù)接收預(yù)處理模塊、網(wǎng)絡(luò)傳輸模塊和視頻數(shù)據(jù)顯示模塊，所述數(shù)據(jù)采集模塊將采集的數(shù)據(jù)發(fā)送到數(shù)據(jù)存儲模塊，數(shù)據(jù)發(fā)送預(yù)處理模塊讀取并處理數(shù)據(jù)存儲模塊的數(shù)據(jù)，并將處理結(jié)果通過網(wǎng)絡(luò)傳輸模塊發(fā)送到數(shù)據(jù)接收預(yù)處理模塊，數(shù)據(jù)接收預(yù)處理模塊將處理后的數(shù)據(jù)發(fā)送到數(shù)據(jù)存儲模塊并通過數(shù)據(jù)顯示模塊顯示。所述數(shù)據(jù)采集模塊包括攝像頭、時鐘匹配單元。所述數(shù)據(jù)發(fā)送預(yù)處理模塊包括數(shù)據(jù)轉(zhuǎn)換單元、數(shù)據(jù)包讀出單元、包FIFO單元、異步FIFO單元和數(shù)據(jù)發(fā)送單元。所述網(wǎng)絡(luò)傳輸模塊包括主機(jī)發(fā)送單元和從機(jī)接收單元。所述視頻顯示模塊包括VGA顯示屏。
[0005]—種嵌入式網(wǎng)絡(luò)視頻數(shù)據(jù)采集傳輸方法，包括以下步驟:步驟一、數(shù)據(jù)采集模塊采集圖像數(shù)據(jù)，時鐘匹配單元將攝像頭傳出的速率從25MHz轉(zhuǎn)換為轉(zhuǎn)為50MHz，數(shù)據(jù)轉(zhuǎn)換單元將從攝像頭采集轉(zhuǎn)存到數(shù)據(jù)存儲模塊的數(shù)據(jù)從Sbit —幀轉(zhuǎn)換成16bit —幀；步驟二、數(shù)據(jù)發(fā)送預(yù)處理模塊從數(shù)據(jù)存儲模塊讀取數(shù)據(jù)進(jìn)行打包處理再經(jīng)由網(wǎng)絡(luò)發(fā)送到數(shù)據(jù)接收預(yù)處理模塊；步驟三、數(shù)據(jù)接收預(yù)處理模塊處理接收的數(shù)據(jù)，得到一個完整的行信號數(shù)據(jù)傳送到數(shù)據(jù)顯示模塊。所述步驟二包括以下步驟:步驟a，異步FIFO將數(shù)據(jù)采集模塊時鐘轉(zhuǎn)化為系統(tǒng)時鐘域，采用按行送入的方式讀入數(shù)據(jù)；步驟b，在數(shù)據(jù)中加入相關(guān)描述，進(jìn)行打包操作；步驟c，包FIFO讀入并存儲數(shù)據(jù)包，將數(shù)據(jù)打包成UPD包，送到發(fā)送模塊傳輸。所述步驟三數(shù)據(jù)轉(zhuǎn)換模塊把接收到的數(shù)據(jù)進(jìn)行位轉(zhuǎn)換后送入RM_RX模塊，經(jīng)過異步FIFO處理，將數(shù)據(jù)打包送入包FIFO ;以后進(jìn)入數(shù)據(jù)彈出(pop)模塊得到Sbit的數(shù)據(jù)(data)和數(shù)據(jù)使能信號，之后送入解碼模塊，得到包里面行信號；將處理后的數(shù)據(jù)送入另外一個包FIFO，處理得到一個完整的行信號數(shù)據(jù)傳送到VGA接收端。
[0006]本發(fā)明有益效果是:(I)圖像采集和圖像處理模塊全部由Verilog HDL語言描述硬件并實(shí)現(xiàn)，利用了 FPGA并行處理的優(yōu)勢，提高了數(shù)據(jù)采集速率；(2)系統(tǒng)利用總線模式實(shí)現(xiàn)了軟件與硬件協(xié)同工作，提高了處理速度并方便了軟硬件的升級與優(yōu)化；(3)從攝像頭視頻圖像采集，再到數(shù)據(jù)傳輸都采用了數(shù)字化的通信方式，實(shí)現(xiàn)系統(tǒng)的數(shù)字化，節(jié)省纜線，大大降低了開發(fā)與應(yīng)用成本。
【附圖說明】
[0007]下面對本說明書附圖所表達(dá)的內(nèi)容及圖中的標(biāo)記作簡要說明:
[0008]圖1是本發(fā)明的【具體實(shí)施方式】的整體框架。
[0009]圖2是本發(fā)明的【具體實(shí)施方式】的數(shù)據(jù)發(fā)送模塊內(nèi)部結(jié)構(gòu)圖；
[0010]圖3是本發(fā)明的【具體實(shí)施方式】的主機(jī)與數(shù)據(jù)接口示意圖。
【具體實(shí)施方式】
[0011]下面對照附圖，通過對實(shí)施例的描述，本發(fā)明的【具體實(shí)施方式】如所涉及的各構(gòu)件的形狀、構(gòu)造、各部分之間的相互位置及連接關(guān)系、各部分的作用及工作原理、制造工藝及操作使用方法等，作進(jìn)一步詳細(xì)的說明，以幫助本領(lǐng)域技術(shù)人員對本發(fā)明的發(fā)明構(gòu)思、技術(shù)方案有更完整、準(zhǔn)確和深入的理解。
[0012]下面結(jié)合附圖1詳細(xì)說明本發(fā)明的優(yōu)先實(shí)施方式:一種嵌入式網(wǎng)絡(luò)視頻數(shù)據(jù)采集傳輸系統(tǒng)，該系統(tǒng)包括數(shù)據(jù)采集模塊、數(shù)據(jù)存儲模塊、數(shù)據(jù)發(fā)送預(yù)處理模塊、數(shù)據(jù)接收預(yù)處理模塊、網(wǎng)絡(luò)傳輸模塊和視頻數(shù)據(jù)顯示模塊，所述數(shù)據(jù)采集模塊將采集的數(shù)據(jù)發(fā)送到數(shù)據(jù)存儲模塊，數(shù)據(jù)發(fā)送預(yù)處理模塊讀取并處理數(shù)據(jù)存儲模塊的數(shù)據(jù)，并將處理結(jié)果通過網(wǎng)絡(luò)傳輸模塊發(fā)送到數(shù)據(jù)接收預(yù)處理模塊，數(shù)據(jù)接收預(yù)處理模塊將處理后的數(shù)據(jù)發(fā)送到數(shù)據(jù)存儲模塊并通過數(shù)據(jù)顯示模塊顯示。所述數(shù)據(jù)采集模塊包括攝像頭、時鐘匹配單元。所述數(shù)據(jù)發(fā)送預(yù)處理模塊包括數(shù)據(jù)轉(zhuǎn)換單元、數(shù)據(jù)包讀出單元、包FIFO單元、異步FIFO單元和數(shù)據(jù)發(fā)送單元。所述網(wǎng)絡(luò)傳輸模塊包括主機(jī)發(fā)送單元和從機(jī)接收單元。所述視頻顯示模塊包括VGA顯示屏。
[0013]—種嵌入式網(wǎng)絡(luò)視頻數(shù)據(jù)采集傳輸方法，包括以下步驟:步驟一、數(shù)據(jù)采集模塊采集圖像數(shù)據(jù)，時鐘匹配單元將攝像頭傳出的速率從25MHz轉(zhuǎn)換為轉(zhuǎn)為50MHz，數(shù)據(jù)轉(zhuǎn)換單元將從攝像頭采集轉(zhuǎn)存到數(shù)據(jù)存儲模塊的數(shù)據(jù)從Sbit —幀轉(zhuǎn)換成16bit —幀；步驟二、數(shù)據(jù)發(fā)送預(yù)處理模塊從數(shù)據(jù)存儲模塊讀取數(shù)據(jù)進(jìn)行打包處理再經(jīng)由網(wǎng)絡(luò)發(fā)送到數(shù)據(jù)接收預(yù)處理模塊；步驟三、數(shù)據(jù)接收預(yù)處理模塊處理接收的數(shù)據(jù)，得到一個完整的行信號數(shù)據(jù)傳送到數(shù)據(jù)顯示模塊。所述步驟二包括以下步驟:步驟a，異步FIFO將數(shù)據(jù)采集模塊時鐘轉(zhuǎn)化為系統(tǒng)時鐘域，采用按行送入的方式讀入數(shù)據(jù)；步驟b，在數(shù)據(jù)中加入相關(guān)描述，進(jìn)行打包操作；步驟C，包FIFO讀入并存儲數(shù)據(jù)包，將數(shù)據(jù)打包成UPD包，送到發(fā)送模塊傳輸。所述步驟三數(shù)據(jù)轉(zhuǎn)換模塊把接收到的數(shù)據(jù)進(jìn)行位轉(zhuǎn)換后送入RM_RX模塊，經(jīng)過異步FIFO處理，將數(shù)據(jù)打包送入包FIFO ;以后進(jìn)入數(shù)據(jù)彈出(pop)模塊得到Sbit的數(shù)據(jù)(data)和數(shù)據(jù)使能信號，之后送入解碼模塊，得到包里面行信號；將處理后的數(shù)據(jù)送入另外一個包FIFO，處理得到一個完整的行信號數(shù)據(jù)傳送到VGA接收端。
[0014]1.1攝像頭采集視頻數(shù)據(jù)模塊
[0015]在使用攝像頭采集圖像數(shù)據(jù)時主要解決的是時鐘匹配和數(shù)據(jù)轉(zhuǎn)換兩大問題。數(shù)據(jù)采集僅僅指對視頻數(shù)據(jù)進(jìn)行采集，數(shù)據(jù)轉(zhuǎn)換單元是在進(jìn)行視頻數(shù)據(jù)存儲和將SDRAM中的數(shù)據(jù)讀出時將數(shù)據(jù)位數(shù)進(jìn)行8到16位轉(zhuǎn)換。
[0016]1.1.1時鐘匹配
[0017]在時鐘匹配模塊主要將攝像頭傳出的速率從25MHz轉(zhuǎn)為50MHz，達(dá)到與系統(tǒng)主時鐘一致。在設(shè)計中使用PLL (Phase lock loop鎖相環(huán))實(shí)現(xiàn)倍頻，減少邏輯資源的利用率，提高轉(zhuǎn)換速率。
[0018]1.1.2數(shù)據(jù)轉(zhuǎn)換
[0019]使用Verilog硬件描述語言對SCCB進(jìn)行初始化，將從攝像頭采集再轉(zhuǎn)存到SDRAM的數(shù)據(jù)從8bit —幀轉(zhuǎn)換成