一種高低速總線通訊方法及裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明主要涉及通訊技術(shù)領(lǐng)域，特指一種高低速總線通訊方法及裝置。
【背景技術(shù)】
[0002]在多節(jié)點進(jìn)行重聯(lián)通訊中，高低速總線的數(shù)據(jù)交換是關(guān)鍵的環(huán)節(jié)。在軌道交通、礦業(yè)、冶金以及無線電通訊等行業(yè)都涉及高低速總線的數(shù)據(jù)交換。該項技術(shù)已經(jīng)成為通訊系統(tǒng)性能是否優(yōu)良的關(guān)鍵的衡量標(biāo)準(zhǔn)之一。目前通常采用硬件雙口 RAM芯片進(jìn)行高低速總線的數(shù)據(jù)交換，價格較為昂貴，導(dǎo)致硬件成本的上升；另外此種硬件的門電路邏輯復(fù)雜，系統(tǒng)穩(wěn)定性差；應(yīng)用FPGA進(jìn)行高低速總線的數(shù)據(jù)交換也并不支持地址區(qū)自動切換和多節(jié)點對總線進(jìn)行分時復(fù)用。

【發(fā)明內(nèi)容】

[0003]本發(fā)明要解決的技術(shù)問題就在于:針對現(xiàn)有技術(shù)存在的技術(shù)問題，本發(fā)明提供一種操作簡便、實時性好以及多節(jié)點時分復(fù)用的高低速總線通訊方法，并相應(yīng)提供一種結(jié)構(gòu)簡單、集成度高、穩(wěn)定性好的高低速總線通訊裝置。
[0004]為解決上述技術(shù)問題，本發(fā)明提出的技術(shù)方案為:
一種高低速總線通訊方法，包括高速總線的寫操作和讀操作，其中寫操作包括以下步驟:
511、高速總線選擇寫操作，對高速總線上的高速并行數(shù)據(jù)進(jìn)行地址譯碼；
512、對第一存儲單元分配寫操作令牌，經(jīng)過地址譯碼的高速并行數(shù)據(jù)寫入第一存儲單元內(nèi)；
513、高速并行數(shù)據(jù)經(jīng)過并串轉(zhuǎn)換后轉(zhuǎn)換為低速串行數(shù)據(jù)寫入低速總線；
514、第一存儲單元釋放寫操作令牌；
其中讀操作包括以下步驟:
521、高速總線選擇讀操作，對第二存儲單元分配寫操作令牌；
522、動態(tài)偵聽低速總線并選通相應(yīng)的低速總線節(jié)點，對應(yīng)的低速串行數(shù)據(jù)經(jīng)過串并轉(zhuǎn)換后轉(zhuǎn)換為高速并行數(shù)據(jù)寫入第二存儲單元，然后經(jīng)過數(shù)據(jù)緩沖處理寫入高速總線；
523、第二存儲單元釋放讀操作令牌。
[0005]作為上述技術(shù)方案的進(jìn)一步改進(jìn):
所述步驟S22中，對低速總線各個節(jié)點的數(shù)據(jù)包的幀長和幀頭進(jìn)行動態(tài)偵聽，從而將不同節(jié)點的數(shù)據(jù)包存儲在第二存儲單元的不同地址區(qū)。
[0006]所述高速總線以及低速總線均采用八倍于系統(tǒng)所設(shè)定波特率的采樣時鐘對數(shù)據(jù)進(jìn)行采樣或發(fā)送以保證收發(fā)時序同步。
[0007]所述第一存儲單元和第二存儲單元均包括命令區(qū)、接收數(shù)據(jù)區(qū)以及發(fā)送數(shù)據(jù)區(qū)，所述接收數(shù)據(jù)區(qū)以及發(fā)送數(shù)據(jù)區(qū)根據(jù)串口數(shù)據(jù)的幀數(shù)以及幀長進(jìn)行分配。
[0008]所述步驟Sll中，采用格雷碼進(jìn)行地址遞推譯碼。
[0009]本發(fā)明還相應(yīng)公開了一種高低速總線通訊裝置，包括控制邏輯模塊、令牌分區(qū)模塊、地址譯碼模塊、串并轉(zhuǎn)換模塊、并串轉(zhuǎn)換模塊以及數(shù)據(jù)緩沖模塊，所述地址譯碼模塊、第一存儲單元以及并串轉(zhuǎn)換模塊依次相連，所述串并轉(zhuǎn)換模塊、第二存儲單元以及數(shù)據(jù)緩沖模塊依次相連，所述令牌分區(qū)模塊與所述第一存儲單元和第二存儲單元相連，所述控制邏輯模塊與各模塊分別相連；
當(dāng)高速總線進(jìn)行寫操作時，控制邏輯模塊將高速總線上的高速并行數(shù)據(jù)發(fā)送給地址譯碼模塊進(jìn)行地址譯碼；控制邏輯模塊控制令牌分區(qū)模塊對第一存儲單元分配寫操作令牌，經(jīng)過地址譯碼的高速并行數(shù)據(jù)寫入第一存儲單元內(nèi)；高速并行數(shù)據(jù)經(jīng)過并串轉(zhuǎn)換模塊后轉(zhuǎn)換為低速串行數(shù)據(jù)寫入低速總線；控制邏輯模塊控制令牌分區(qū)模塊對第一存儲單元釋放寫操作令牌；
當(dāng)高速總線選擇讀操作時，控制邏輯模塊控制令牌分區(qū)模塊對第二存儲單元分配寫操作令牌；動態(tài)偵聽低速總線并選通相應(yīng)的低速總線節(jié)點，對應(yīng)的低速串行數(shù)據(jù)經(jīng)過串并轉(zhuǎn)換模塊后轉(zhuǎn)換為高速并行數(shù)據(jù)寫入第二存儲單元，然后經(jīng)過數(shù)據(jù)緩沖模塊寫入高速總線；邏輯控制模塊控制令牌分區(qū)模塊對第二存儲單元釋放讀操作令牌。
[0010]作為上述技術(shù)方案的進(jìn)一步改進(jìn):
所述控制邏輯模塊為現(xiàn)場可編輯門陣列FPGA。
[0011]所述第一存儲單元以及第二存儲單元均為雙口 RAM。
[0012]與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點在于:
本發(fā)明的高低速總線通訊方法，在高速總線側(cè)和低速總線側(cè)采用令牌傳遞方案，在對存儲單元進(jìn)行讀寫操作之前首先需要獲得令牌，即在獲得訪問權(quán)后才能對存儲單元進(jìn)行讀寫，可以靈活地配置應(yīng)用協(xié)議的數(shù)據(jù)內(nèi)容；而且當(dāng)多節(jié)點同時訪問高低速總線時，總線可以做到時分復(fù)用，即有效數(shù)據(jù)可以快速進(jìn)入預(yù)先設(shè)置好的存儲區(qū)間，不需要其他處理器提供等待時間。本發(fā)明的方法將讀寫操作分別對應(yīng)一個獨立的存儲單元，而且不同節(jié)點的數(shù)據(jù)包存儲在存儲單元中不同地址區(qū)，即非競爭模式，避免了高低速總線同時訪問同一地址單元，使高低速總線兩側(cè)的讀寫操作分別是在不同的地址空間內(nèi)進(jìn)行，各個節(jié)點之間互不影響。本發(fā)明的裝置不僅具有如上方法所述的優(yōu)點，而且本發(fā)明的裝置將地址譯碼、數(shù)據(jù)緩存、時序邏輯等模塊單元進(jìn)行合成，增強(qiáng)了系統(tǒng)的集成度與穩(wěn)定性。
【附圖說明】
[0013]圖1為本發(fā)明方法的流程示意圖。
[0014]圖2為本發(fā)明方法中多節(jié)點輪詢方法流程圖。
[0015]圖3為本發(fā)明方法中操作令牌的傳遞方法流程圖。
[0016]圖4為本發(fā)明裝置的方框結(jié)構(gòu)示意圖。
[0017]圖中標(biāo)號表示:1、控制邏輯模塊；2、地址譯碼模塊；3、第一存儲單元；4、并串轉(zhuǎn)換模塊；5、串并轉(zhuǎn)換模塊；6、第二存儲單元；7、數(shù)據(jù)緩沖模塊；8、令牌分區(qū)模塊。
【具體實施方式】
[0018]以下結(jié)合說明書附圖和具體實施例對本發(fā)明作進(jìn)一步描述。
[0019]如圖1至圖4所示，本實施例的高低速總線通訊方法，包括高速總線(CPU)的寫操作和讀操作，其中寫操作包括以下步驟:
511、高速總線選擇寫操作，對高速總線上的高速并行數(shù)據(jù)進(jìn)行地址譯碼；
512、對第一存儲單元3分配寫操作令牌，經(jīng)過地址譯碼的高速并行數(shù)據(jù)寫入第一存儲單元3內(nèi)；
513、高速并行數(shù)據(jù)經(jīng)過并串轉(zhuǎn)換后轉(zhuǎn)換為低速串行數(shù)據(jù)寫入低速總線；
514、第一存儲單元3釋放寫操作令牌；
其中讀操作包括:
521、高速總線選擇讀操作，對第二存儲單元6分配寫操作令牌；
522、動態(tài)偵聽低速總線并選通相應(yīng)的低速總線節(jié)點，對應(yīng)的低速串行數(shù)據(jù)經(jīng)過串并轉(zhuǎn)換后轉(zhuǎn)換為高速并行數(shù)據(jù)寫入第二存儲單元6，然后經(jīng)過數(shù)據(jù)緩沖處理寫入高速總線；
523、第二存儲單元6釋放讀操作令牌。
[0020]本發(fā)明的高低速總線通訊方法，在高速總線側(cè)和低速總線側(cè)采用令牌傳遞方案，在對存儲單元進(jìn)行讀寫操作之前首先需要獲得令牌，即在獲得訪問權(quán)后才能對存儲單元進(jìn)行讀寫，可以靈活地配置應(yīng)用協(xié)議的數(shù)據(jù)內(nèi)容；而且當(dāng)多節(jié)點同時訪問高低速總線時，總線可以做到時分復(fù)用，即有效數(shù)據(jù)可以快速進(jìn)入預(yù)先設(shè)置好的存儲區(qū)間，不需要其他處理器提供等待時間。
[0021]如圖2所示，本實施例中，步驟S22中，對低速總線各個節(jié)點的數(shù)據(jù)包的幀長和幀頭進(jìn)行動態(tài)偵聽，從而將不同節(jié)點的數(shù)據(jù)包存儲在第二存儲單元6的不同地址區(qū)；本發(fā)明采用此種非競爭設(shè)計模式，避免了高低速總線同時訪問同一地址單元，使高低速總線兩側(cè)的讀寫操作分別是在不同的地址空間內(nèi)進(jìn)行，各個節(jié)點之間互不影響；通過特定地址進(jìn)行令牌握手，實時性好；地址分區(qū)訪問，高速總線與多節(jié)點串口總線進(jìn)行分區(qū)訪問；多節(jié)點時分復(fù)用進(jìn)行通訊，高速總線動態(tài)偵聽總線，允許多節(jié)點依次訪問總線。
[0022]本實施例中，高速總線以及低速總線均采用八倍于系統(tǒng)所設(shè)定波特率的采樣時鐘對數(shù)據(jù)進(jìn)行采樣和發(fā)送以保證收發(fā)時序同步。
[0023]本實施例中，第一存儲單元3 (雙口 ram2 )和第二存儲單元6 (雙口 rami)均包括命令區(qū)、接收數(shù)據(jù)區(qū)以及發(fā)送數(shù)據(jù)區(qū)，接收數(shù)據(jù)區(qū)和發(fā)送數(shù)據(jù)區(qū)可以根據(jù)串口數(shù)據(jù)的