專利名稱：光同步數(shù)字傳輸設(shè)備用的模擬和數(shù)據(jù)接口裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及光同步數(shù)字傳輸技術(shù)(SDH)，具體地說，是一種光同步數(shù)字傳輸(SDH)設(shè)備用的模擬和數(shù)據(jù)接口裝置。
由于手提電話和BP機的大量普及，以及數(shù)據(jù)業(yè)務(wù)的推廣，用戶需要在不影響業(yè)務(wù)量的情況下使用多條64Khz的模擬通道和專用的數(shù)據(jù)通道來傳遞BP機信號和手機信號、以及標(biāo)準(zhǔn)數(shù)據(jù)接口信號，但標(biāo)準(zhǔn)的SDH設(shè)備沒有提供64K意義上的通道。而SDH的幀結(jié)構(gòu)中有豐富的開銷字節(jié)，國際電聯(lián)標(biāo)準(zhǔn)化組織只對其中的一部分作了定義。目前，大部分SDH設(shè)備只完成國際電聯(lián)標(biāo)準(zhǔn)化組織所定義的開銷字節(jié)的處理功能，對未定義的開銷字節(jié)沒有利用。
本發(fā)明的目的是提供一種供SDH設(shè)備用的接口裝置，此裝置利用段開銷中的未定義字節(jié)來提供64K意義上的模擬話音通道和數(shù)據(jù)通道，包括用戶可自定義的F1接口。
本發(fā)明中的接口裝置利用SDH的幀結(jié)構(gòu)中16個未定義開銷字節(jié)，具體情況如下(標(biāo)有“√”者)<
<p>本發(fā)明中的光同步數(shù)字傳輸設(shè)備用的模擬和數(shù)據(jù)接口裝置，包括微處理器；處理開銷字節(jié)的邏輯處理單元；與邏輯處理單元和微處理器連接的完成模擬/數(shù)字轉(zhuǎn)換及用戶接口的音頻信號處理單元；與邏輯處理單元和微處理器連接的進行數(shù)據(jù)信號電平轉(zhuǎn)換的數(shù)據(jù)信號處理單元；與邏輯處理單元和微處理器連接的F1字節(jié)處理單元；用于選擇信號的板選及信號隔離電路；與邏輯處理單元連接的提供基準(zhǔn)時鐘的時鐘單元；為信號提供進出通道的輸入輸出端口，其中1.所述音頻信號處理單元包括PCM編解碼電路，與PCM編解碼電路連接的模式選擇電路，連接于模式選擇電路和輸入輸出端口之間的用戶接口電路；2.所述F1字節(jié)處理單元由三電平轉(zhuǎn)換器和F1字節(jié)輸入輸出電路組成；3.所述時鐘單元由晶振電路、鎖相環(huán)電路組成。
4.所述數(shù)據(jù)信號處理單元包括通過數(shù)據(jù)接口與邏輯處理單元連接的模式選擇電路，連接于模式選擇電路與輸入輸出端口之間的過流保護電路。
5.所述邏輯處理單元包括與輸入輸出端口連接的二個二選一選擇器；分別與二個選擇器連接的二個開銷提取模塊；與二個開銷提取模塊連接的由三個選擇器構(gòu)成的選擇器組，所述選擇器組與音頻信號單元連接，并通過數(shù)據(jù)接口與數(shù)據(jù)信號處理單元中的模式選擇電路連接；與音頻信號單元連接的選擇器；與選擇器連接的開銷交叉直通通模塊、二個開銷插入模塊；與開銷交叉直通模塊、一個開銷插入模塊連接的二選一的選擇器；與開銷交叉直通模塊、和另一個開銷插入模塊連接的另一個二選一的選擇器；二個二選一的選擇器分別通過一個三態(tài)發(fā)送器與輸入輸出端口連接。所述開銷提取模塊、開銷提取模塊與開銷交叉直通模塊連接；通過一個選擇器與此同時輸入輸出端口連接的同向接口編碼/解碼/直通模塊，再與F1字節(jié)處理單元連接。所述同向接口編碼/解碼/直通模塊包括同向接口編碼單元、同向接口解碼單元、同向接口直通單元。
邏輯處理單元中的選擇器都由微處理器通過寄存器進行控制；邏輯處理單元集成在可編程器件FPGA中。
下面結(jié)合附圖對本發(fā)明進行詳細描述

圖1是本發(fā)明中的接口裝置的組成方框圖。
圖2邏輯處理單元的原理圖。
圖3是音頻信號處理單元的組成圖。
圖4是數(shù)據(jù)信號處理單元的組成圖。
圖5是邏輯處理單元中的開銷提取模塊的組成圖。
圖6是邏輯處理單元中的開銷插入模塊的組成圖。
圖7是邏輯處理單元中的同向接口編碼單元的組成圖。
圖8是邏輯處理單元中的同向接口解碼單元的組成圖。
圖9是邏輯處理單元中的同向接口直通單元的組成圖。
本發(fā)明中的接口裝置的組成如圖1所示，包括微處理器101，邏輯處理單元102，音頻信號處理單元103，數(shù)據(jù)信號處理單元104，F(xiàn)1字節(jié)處理單元105，板選和信號隔離電路106，時鐘單元107，輸入輸出端口108。微處理器采用8031芯片，對整個裝置的工作過程進行控制。輸入輸出端口提供了開銷碼流、音頻信號、數(shù)據(jù)信號、F1字節(jié)及電源的進出通道，板選和信號隔離電路根據(jù)從輸入/輸出端口讀到的板選信號對單板進行配置。F1字節(jié)處理單元由三電平轉(zhuǎn)換電路、F1字節(jié)輸入/出電路組成，三電平轉(zhuǎn)換電路采用MRT6164芯片，完成三電平信號和二電平信號之間的轉(zhuǎn)換及收發(fā)匹配，F(xiàn)1字節(jié)輸入/出電路完成收發(fā)電路的匹配。時鐘單元107由晶振電路、鎖相環(huán)電路組成。鎖相環(huán)電路采用MT8941芯片，產(chǎn)生與同步信號同步的基準(zhǔn)時鐘，晶振電路提供標(biāo)準(zhǔn)16M時鐘。
本發(fā)明的接口裝置的工作原理和過程如下1.從開銷中提取四路模擬信號從輸入/輸出端口108輸入的5.184MHz串行數(shù)據(jù)經(jīng)過邏輯處理單元102處理提取出開銷字節(jié)，并根據(jù)恢復(fù)出的64kHz時鐘送入音頻信號處理單元103解碼，解碼出的模擬信號通過輸入輸出端口108提供二線制音頻信號或四線制音頻信號，信號的制式選擇由微處理器單元101控制。
2.四路模擬信號插入開銷從輸入/輸出端口108輸入的二線制音頻信號或四線制音頻信號(由微處理器單元提供制式選擇信號)通過音頻信號處理單元103編碼，邏輯處理單元102把編碼產(chǎn)生的64kHz信號插入到5.184MHz串行數(shù)據(jù)中并回送到輸入/輸出端口108。
3.從開銷中提取四路數(shù)據(jù)信號從輸入/輸出端口108輸入的5.184MHz串行數(shù)據(jù)經(jīng)過邏輯處理單元102處理提取出開銷字節(jié)，提取出的串行開銷字節(jié)碼流再進行RS232電平或RS422電平的轉(zhuǎn)換(電平的選擇信號由微處理單元提供)后，輸出的符合RS232協(xié)議或RS422協(xié)議的串行數(shù)據(jù)碼流輸出到輸出/輸入端口108。
4.四路數(shù)據(jù)信號插入開銷從輸入/輸出端口108輸入的串行數(shù)據(jù)碼流經(jīng)過電平轉(zhuǎn)換處理傳送到邏輯處理單元102，邏輯處理單元102把串行數(shù)據(jù)插入到5.184MHz串行數(shù)據(jù)中并回送到輸入/輸出端口108。
5.開銷直通把東向提取的開銷字節(jié)插入到西向發(fā)送的串行數(shù)據(jù)中，同時把西向提取的開銷字節(jié)插入到東向發(fā)送的串行數(shù)據(jù)中。
6.F1接口處理F1字節(jié)按照建議G.703中規(guī)定的64k同向數(shù)字接口的電氣特性和編碼規(guī)則處理。從輸入/輸出端口輸入的符合64k同向數(shù)字接口電氣特性的串行數(shù)據(jù)碼流經(jīng)過F1字節(jié)處理單元105中的三電平轉(zhuǎn)換器轉(zhuǎn)換成為兩組兩電平信號碼流傳送到邏輯處理單元102，邏輯處理單元把串行數(shù)據(jù)碼流根據(jù)F1字節(jié)時鐘和幀頻發(fā)送到輸入輸出端口；同時邏輯處理單元并行處理從輸入輸出端口輸入的F1字節(jié)數(shù)據(jù)，根據(jù)提取出的時鐘送到三電平轉(zhuǎn)換器，產(chǎn)生符合64k同向數(shù)字接口電氣特性的串行數(shù)據(jù)碼流發(fā)送到輸入輸出端口。
圖2所示的邏輯處理單元集成在FPGA中，F(xiàn)PGA采用ALTERA EPF10K50芯片，其配置電路采用ALTERA EPC1PC8芯片。圖2表示的邏輯處理單元的工作原理如下1.從輸入輸出端口108進入的4個方向的開銷碼流經(jīng)過二個選擇器201和203，二個選擇器把選擇出的兩個方向(東向、西向)的開銷碼流分別送入二個開銷提取模塊202和204，兩個開銷提取模塊從開銷碼流中提取出選定字節(jié)信息(音頻或數(shù)據(jù)信號)，經(jīng)過選擇器205(選擇音頻/數(shù)據(jù)的接收方向)發(fā)送給音頻或數(shù)據(jù)處理單元。
2.從音頻信號處理單元103或數(shù)據(jù)處理單元經(jīng)過數(shù)據(jù)接口401、402送來的5路數(shù)字信號經(jīng)過選擇器213選擇發(fā)送方向，送入二個開銷插入模塊211、212，開銷插入模塊完成將5路數(shù)字信號插入開銷碼流選定位置，經(jīng)過選擇器206或207選擇發(fā)送開銷碼流中插入數(shù)據(jù)的工作屬性(工作屬性是指音頻/數(shù)據(jù)插入或從開銷交叉直通模塊來開銷直通)，選擇器選擇出的串行開銷信號碼流經(jīng)過三態(tài)門電路207或209轉(zhuǎn)換為三態(tài)信號后發(fā)送到輸入輸出端口。
3.如1.所述的開銷信號經(jīng)過二個開銷提取模塊將所有16字節(jié)的開銷數(shù)據(jù)取出，經(jīng)過開銷交叉直通模塊210完成東、西向開銷碼流的交叉后送入選擇器206或208選擇發(fā)送開銷碼流中插入數(shù)據(jù)的工作屬性(工作屬性是指音頻/數(shù)據(jù)插入或從開銷交叉直通模塊來開銷直通)，選擇器選擇出的串行信號碼流經(jīng)過三態(tài)門電路轉(zhuǎn)換為三態(tài)信號后發(fā)送到輸入輸出端口。
4.從輸入輸出端口來的四個方向的接收F1字節(jié)碼流送入選擇器214選擇F1字節(jié)的接收光口方向，選擇出的F1字節(jié)碼流送入同向接口編碼/解碼/直通模塊215進行編碼，產(chǎn)生符合G.703協(xié)議的碼型，送入F1字節(jié)處理單元。
5.從F1字節(jié)處理單元105送來的兩電平碼流送入同向接口編碼解碼/直通模塊215進行解碼，解碼出的時鐘、幀頭和數(shù)據(jù)信號送入選擇器214選擇發(fā)送方向，選擇后的信號碼流送入輸入輸出端口。
以上5個進程是并行的。
圖3所示的音頻信號處理單元103由PCM編解碼電路301、模式選擇電路302、用戶線電路303組成。與邏輯處理單元102連接的PCM編解碼電路301完成A/D、D/A轉(zhuǎn)換，用戶線電路303提供摘掛機檢測和用戶接口，微處理器控制的模式選擇電路302選擇模擬信號類型為二線制或四線制。PCM編解碼電路采用MC145567芯片，用戶線電路采用HM9502B芯片。
圖4所示的數(shù)據(jù)信號處理單元104由數(shù)據(jù)接口(數(shù)據(jù)電平轉(zhuǎn)換電路)401、402、過流保護電路404、模式選擇電路403組成。與邏輯處理單元連接的數(shù)據(jù)接口完成TTL電平和CMOS電平之間的轉(zhuǎn)換及收發(fā)匹配，過流保護電路404提供防雷擊保護，微處理器單元控制的模式選擇電路403選擇數(shù)據(jù)信號類型為RS232接口或RS422接口。數(shù)據(jù)接口401采用MAX202芯片作為數(shù)據(jù)電平轉(zhuǎn)換電路，數(shù)據(jù)接口402采用MC3486、MC3487芯片作為RS422電平轉(zhuǎn)換電路。
圖5所示為邏輯處理單元102中的開銷提取模塊202或者204的詳細組成圖。所述開銷提取模塊完成從輸入輸出端口輸入的5.184MHz串行開銷數(shù)據(jù)中提取開銷字節(jié)，并恢復(fù)出64kHz時鐘和8KHZ的幀頻。詳細工作原理如下1.從時鐘單元107來的2MHZ時鐘信號送入計數(shù)器508進行分頻，產(chǎn)生64KHZ的解碼時鐘；2.從選擇器201或203選擇出的一個方向的開銷幀頻信號送入觸發(fā)器509，利用計數(shù)器508產(chǎn)生的解碼時鐘作為時鐘觸發(fā)延時，產(chǎn)生8KHZ的解碼幀頻；3.從選擇器201或203選擇出的一個方向的開銷數(shù)據(jù)信號送入串并轉(zhuǎn)換電路501進行串并轉(zhuǎn)換，產(chǎn)生的81字節(jié)并行數(shù)據(jù)總線送入寄存器502；4.從選擇器201或203選擇出的一個方向的開銷時鐘信號送入計數(shù)器503進行開銷字節(jié)計數(shù)，計數(shù)結(jié)果送入比較器505和由選擇器504送來的選定字節(jié)進行比較，產(chǎn)生的觸發(fā)電平送入觸發(fā)器506觸發(fā)，由寄存器502送來的81字節(jié)并行數(shù)據(jù)，產(chǎn)生選定的開銷字節(jié)數(shù)據(jù)分別送入開銷交叉直通模塊210和并串轉(zhuǎn)換電路507；5.由觸發(fā)器506產(chǎn)生的開銷字節(jié)數(shù)據(jù)送入并串轉(zhuǎn)換電路507，利用產(chǎn)生的編碼時鐘和編碼幀頻轉(zhuǎn)換為串行解碼碼流，送入選擇器205。
以上5個進程是并行的。
圖6所示為邏輯處理單元中的開銷插入模塊211或212的詳細情況。開銷插入模塊完成把編碼產(chǎn)生的64kHz信號插入到5.184MHz串行數(shù)據(jù)中。其詳細工作原理1.從時鐘單元來的2MHZ時鐘信號送入計數(shù)器607進行分頻，產(chǎn)生64KHZ的編碼時鐘；2.從選擇器213選擇出的一個方向的開銷幀頻信號送入觸發(fā)器608，利用計數(shù)器607產(chǎn)生的編碼時鐘作為時鐘觸發(fā)延時，產(chǎn)生8KHZ的編碼幀頻；3.從選擇器213選擇出的一個方向的編碼信號送入串并轉(zhuǎn)換電路601進行串并轉(zhuǎn)換，產(chǎn)生的并行數(shù)據(jù)送入并串轉(zhuǎn)換電路602；4.從選擇器213選擇出的一個方向的發(fā)送開銷時鐘信號送入計數(shù)器603進行開銷字節(jié)計數(shù)，計數(shù)結(jié)果送入比較器605和由選擇器604送來的選定字節(jié)進行比較，產(chǎn)生的觸發(fā)電平送入觸發(fā)器606觸發(fā)發(fā)送開銷幀頻信號，產(chǎn)生選定開銷字節(jié)幀頻送入并串轉(zhuǎn)換電路602；5.由串并轉(zhuǎn)換電路來的并行數(shù)據(jù)經(jīng)過并串轉(zhuǎn)換，轉(zhuǎn)換為串行開銷總線，送到三態(tài)門電路。
以上5個進程是并行進行的。
圖7所示為邏輯處理單元102中同向接口編碼/解碼/直通模塊215中的同向接口編碼模塊的詳細情況。同向接口編碼模塊完成F1字節(jié)串行數(shù)據(jù)碼流的編碼。其工作原理如下1.從時鐘單元來的2MHZ時鐘信號送入計數(shù)器701進行分頻，產(chǎn)生64KHZ、512KHZ和218KHZ的編碼時鐘；2.從選擇器214選擇出的一個方向的F1字節(jié)串行數(shù)據(jù)碼流信號送入串并轉(zhuǎn)換電路702，利用計數(shù)器701產(chǎn)生的64KHZ編碼時鐘和由選擇器214來的F1字節(jié)幀頻進行編碼，產(chǎn)生符合G.703協(xié)議的串行數(shù)據(jù)碼流；3.從選擇器214選擇出的一個方向的F1字節(jié)幀頻信號送入計數(shù)器705，計數(shù)結(jié)果送入選擇器706，產(chǎn)生滿足F1字節(jié)處理單元105要求的選擇信號；4.從選擇器706來的選擇信號和由編碼器來的串行數(shù)據(jù)碼流分別送入與門和非門，處理后信號送入F1字節(jié)處理單元105。
圖8所示為邏輯處理單元102中同向接口編碼/解碼/直通模塊215中的同向接口解碼模塊的詳細情況。同向接口解碼模塊完成F1字節(jié)的解碼。其工作原理如下
1.從F1字節(jié)處理單元來的正、負脈沖信號經(jīng)過或門801疊加后送入加法器802，產(chǎn)生解碼數(shù)據(jù)；2.從F1字節(jié)處理單元來的正、負脈沖信號分別經(jīng)過加法器803和805后鎖存，兩組并行信號經(jīng)過或門疊加，產(chǎn)生解碼幀頻；3.從時鐘單元來的2MHZ時鐘信號送入計數(shù)器701進行分頻，產(chǎn)生64KHZ、512KHZ和218KHZ的解碼時鐘；4.解碼數(shù)據(jù)、解碼幀頻和64KHZ的解碼時鐘送入串并轉(zhuǎn)換器808，將編碼數(shù)據(jù)轉(zhuǎn)換為并行碼流；5.從選擇器選擇出的一個方向的F1字節(jié)幀頻、時鐘和如4.所述的并行碼流送入并串轉(zhuǎn)換器809，產(chǎn)生F1字節(jié)串行數(shù)據(jù)碼流信號。
圖9所示為邏輯處理單元102中同向接口編碼/解碼/直通模塊215中的同向接口直通模塊的詳細情況。同向接口直通模塊完成F1字節(jié)的直通。其工作原理如下1.從選擇器214來的接收F1字節(jié)時鐘、幀頻和串行數(shù)據(jù)送入串并轉(zhuǎn)換器901轉(zhuǎn)換為并行數(shù)據(jù)；2.從選擇器來的發(fā)送時鐘、發(fā)送幀頻及1.所述的并行數(shù)據(jù)碼流送入并串轉(zhuǎn)換器902，產(chǎn)生發(fā)送的F1字節(jié)串行數(shù)據(jù)碼流，經(jīng)過選擇器發(fā)往F1字節(jié)處理單元。
本發(fā)明中的接口裝置利用了SDH中未定義的16個字節(jié)，可提供8個接口，其中4個模擬接口，4個數(shù)字接口?？山?路雙向音頻通道，每條通道可以有廣播和點對點兩種發(fā)送方式，每個模擬接口提供二線和四線兩種接口形式，每個數(shù)字接口可提供兩種電平，大量的邏輯器件集成在FPGA中，可靠性較高，體積小。
權(quán)利要求
1.一種光同步數(shù)字傳輸設(shè)備用的模擬和數(shù)據(jù)接口裝置，其特征在于，包括微處理器(101)；處理開銷字節(jié)的邏輯處理單元(102)；與邏輯處理單元和微處理器連接的完成模擬/數(shù)字轉(zhuǎn)換及用戶接口的音頻信號處理單元(103)；與邏輯處理單元和微處理器連接的進行數(shù)據(jù)信號電平轉(zhuǎn)換的數(shù)據(jù)信號處理單元(104)；與邏輯處理單元和微處理器連接的的F1字節(jié)處理單元(105)；用于選擇信號的板選及信號隔離電路(106)；與邏輯處理單元連接的提供基準(zhǔn)時鐘的時鐘單元(107)；輸入輸出端口(108)。
2.權(quán)利要求1所述的接口裝置，其特征在于，所述音頻信號處理單元(103)包括與選擇器(205)和選擇器(213)連接的PCM編解碼電路(301)，與PCM編解碼電路(301)連接的模式選擇電路(302)，連接于模式選擇電路(302)和輸入輸出端口(108)之間的用戶接口電路(303)；所述數(shù)據(jù)信號處理單元包括通過數(shù)據(jù)接口(401、402)與邏輯處理單元連接的模式選擇電路(403)，連接于模式選擇電路(403)與輸入輸出端口(108)之間的過流保護電路(404)；所述F1字節(jié)處理單元(105)由三電平轉(zhuǎn)換器和F1字節(jié)輸入輸出電路組成；所述時鐘單元(107)由晶振電路、鎖相環(huán)電路組成。
3.權(quán)利要求1所述的接口裝置，其特征在于，所述邏輯處理單元(102)包括與輸入輸出端口(108)連接的二個二選一選擇器(201、203)；分別與二個選擇器(201、203)連接的二個開銷提取模塊(202、204)；與二個開銷提取模塊(202、204)連接由三個選擇器構(gòu)成的的選擇器組(205)，所述選擇器組(205)與音頻信號單元(103連接)；將選擇器組(205)與數(shù)據(jù)信號處理單元(104)中的模式選擇電路(403)連接的數(shù)據(jù)接口(401、402)；與音頻信號單元連接的選擇器(213)；與選擇器(213)連接的開銷交叉直通通模塊(210)、二個開銷插入模塊(211、212)與開銷交叉直通模塊(210)、開銷插入模塊(211)連接的選擇器(206)；與開銷交叉直通模塊(210)、開銷插入模塊(212)連接的選擇器(208)；與選擇器(206)、輸入輸出端口(108)連接的三態(tài)發(fā)送器(207)；與選擇器(208)、輸入輸出端口(108)連接的三態(tài)發(fā)送器(209)；所述開銷提取模塊(202)、開銷提取模塊(204)與開銷交叉直通模塊(210)連接；所述選擇器(201、203、205、213、206、208)分別由微處理器通過寄存器進行控制。
4.權(quán)利要求3所述的接口裝置，其特征在于，所述邏輯處理單元中還包括與輸入輸出端口連接的選擇器(214)；與選擇器(214)、F1字節(jié)處理單元(105)連接的同向接口編碼/解碼/直通模塊(215)，所述同向接口編碼/解碼/直通模塊包括同向接口編碼單元、同向接口解碼單元、同向接口直通單元。
5.權(quán)利要求3所述的接口裝置，其特征在于，1)、所述開銷提取模塊(202、204)包括與選擇器(201或203)連接的串并轉(zhuǎn)換電路(501)；與串并轉(zhuǎn)換電路(501)連接的寄存器(502)；與選擇器(201或203)連接的計數(shù)器(503)；選擇器(504)；與計數(shù)器(503)、選擇器(504)連接的比較器(505)；與寄存器(502)、比較器(505)連接的觸發(fā)器(506)；與時鐘單元(107)連接的計數(shù)器(508)，與選擇器(201或203)、計數(shù)器(508)連接的觸發(fā)器(509)；與觸發(fā)器(506)、計數(shù)器(508)、觸發(fā)器(509)連接的并串轉(zhuǎn)換電路(507)；所述并串轉(zhuǎn)換電路(507)與選擇器(205)連接；所述觸發(fā)器(506)與開銷交叉直通模塊(210)連接；2)、所述開銷插入模塊(211或212)包括與選擇器(213)連接的串并轉(zhuǎn)換電路(601)、計數(shù)器(603)；與時鐘單元(107)、串并轉(zhuǎn)換電路連接的計數(shù)器(607)；與計數(shù)器(607)連接的觸發(fā)器(608)；所述計數(shù)器(607)、觸發(fā)器(608)與串并轉(zhuǎn)換電路連接；由微處理單元控制的寄存器(604)；與計數(shù)器(603)、寄存器(604)連接的比較器(605)；與比較器(605)連接的觸發(fā)器(606)；與觸發(fā)器(606)、串并轉(zhuǎn)換電路(601)連接的并串轉(zhuǎn)換電路(602)；所述并串轉(zhuǎn)換電路(602)與三態(tài)發(fā)生器(207或209)連接。
6.權(quán)利要求4所述的接口裝置，其特征在于1)所述同向接口編碼單元包括與時鐘單元(107)連接的計數(shù)器(701)，與選擇器(214)連接的串并轉(zhuǎn)換電路(702)，與計數(shù)器(701)、串并轉(zhuǎn)換電路(702)、選擇器(214)連接的編碼器(703)，與計數(shù)器(705)連接的選擇器(706)，與選擇器(706)、編碼器(703)連接與門(704)、非門(706)，所述與門(704)、非門(706)與F1字節(jié)處理單元(105)連接；2)所述同向接口解碼單元包括與F1字節(jié)處理單元(105)連接的或門(801)、加法器(803)、加法器(805)，與或門(801)連接的加法器(802)，與加法器(803)連接的寄存器(804)，與加法器(805)連接的寄存器(806)，與寄存器(804、806)連接的或門(807)，與計數(shù)器(701)、加法器(802)、或門(807)連接的串并轉(zhuǎn)換器(808)，與串并轉(zhuǎn)換器(808)連接的并串轉(zhuǎn)換器(809)，所述并串轉(zhuǎn)換器(809)與F1字節(jié)處理單元(105)連接；3)所述同向接口直通單元包括與選擇器(214)連接的串并轉(zhuǎn)換器(901)，與選擇器(214)、串并轉(zhuǎn)換器(901)連接的并串轉(zhuǎn)換器(902)，與并串轉(zhuǎn)換器(902)連接的由四個二選一的選擇器組成的選器組(903)，所述選擇器組(903)由微處理器控制、與F1字節(jié)處理單元(105)連接。
7.權(quán)利要求1-6任一權(quán)利要求所述的接口裝置，其特征在于所述邏輯處理單元集成在可編程器件中。
8.權(quán)利要求7所述的接口裝置，其特征在于，所述可編程器件選用FPGA器件。
全文摘要
一種光同步數(shù)字傳輸設(shè)備用的模擬和數(shù)據(jù)接口裝置,包括:微處理器,邏輯處理單元,音頻信號處理單元,數(shù)據(jù)信號處理單元,F1字節(jié)處理單元,板選及信號隔離電路,時鐘單元,輸入輸出端口。它利用了SDH中未定義的16個字節(jié),可提供8個接口,其中4個模擬接口,4個數(shù)字接口。可建立8路雙向音頻通道,每條通道可以有廣播和點對點兩種發(fā)送方式,每個模擬接口提供二線和四線兩種接口形式,每個數(shù)字接口可提供兩種電平。
文檔編號H04B10/02GK1269645SQ9911611
公開日2000年10月11日 申請日期1999年4月5日 優(yōu)先權(quán)日1999年4月5日
發(fā)明者李天英, 吳煒 申請人:深圳市中興通訊股份有限公司