專利名稱：二次群數(shù)字復分用器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種多路復用通信設(shè)備，更確切地說是涉及一種數(shù)字通信復分用器。
數(shù)字復分用器是程控交換與數(shù)字傳輸間大量使用的連接設(shè)備，目前我國二次群復分用器中的數(shù)字復接、分接及線路編譯碼器雖已普遍使用了大規(guī)模集成專用電路，如(郵電部第五研究所生產(chǎn)的數(shù)字復分用電路YB9080)，但與其配套的外圍電路如輸入時鐘提取、分接平滑鎖相等，由于是采用傳統(tǒng)的模擬方式，因此即使使用專門的厚膜電路，仍有電路加工工藝復雜、工期長及大量測試工作的問題，而且在電路性能一致性、溫度變化穩(wěn)定性方面也不盡人意。


圖1所示為傳統(tǒng)的模擬時鐘提取電路，由或門11、LC或陶瓷帶通濾波器12和整形電路13順序連接構(gòu)成。HDB3+(以下稱H+)、HDB3-(以下稱H-)信號相或后送入帶通濾波器12，取出2.048M的正弦信號，經(jīng)專用的整形電路轉(zhuǎn)換成TTL電平的方波時鐘信號，再加相位調(diào)整電路完成相位對準。
圖2所示為傳統(tǒng)的模擬平滑鎖相電路，平滑鎖相的鑒相信號是一頻率為2M、寬度為16比特的信號，在標準的中心頻率處為高低電平各約一半時間寬度的周期信號。鑒相信號PD經(jīng)由運算放大器U1組成的比例積分低通放大電路輸出壓控信號，壓控振蕩器由反相器U2、U3，4.096M的晶體，兩串接的變?nèi)荻O管VD1、VD2組成，通過二極管的反相電壓來改變晶體的負載電容，使輸出CP頻率跟隨鑒相輸入頻率變化完成相位鎖定。
本發(fā)明的目的是設(shè)計一種二次群數(shù)字復分用器，采用數(shù)字電路技術(shù)實現(xiàn)時鐘信號數(shù)字提取和數(shù)字平滑鎖相，使在滿足全部相應(yīng)技術(shù)指標的前提下，簡化生產(chǎn)工藝、縮短生產(chǎn)周期、提高產(chǎn)品性能的一致性和可靠性，并適于大規(guī)模生產(chǎn)。
本發(fā)明的二次群數(shù)字復分用器，由集成二次群數(shù)字復分用電路及其4組2Mb/s輸入支路和4組2Mb/s輸出支路連接構(gòu)成，其中2Mb/s輸入支路包括由HDB3輸入信號到正極性HDB3+信號和負極性HDB3-信號TTL電平轉(zhuǎn)換的HDB3輸入電路和與HDB3+、HDB3-信號線連接、再生輸出2.048MHz時鐘信號的時鐘提取電路，2Mb/s輸出支路包括將集成二次群數(shù)字復分用電路輸出的HDB3+、HDB3-信號由TTL電平轉(zhuǎn)換為HDB3信號的HDB3輸出電路和平滑鎖相電路，其特征在于所述的時鐘提取電路是由緩存展寬電路、鑒相電路、平滑及控制電路和可控分頻器連接組成的數(shù)字鎖相環(huán)路，所述HDB3輸入電路輸出的HDB3+、HDB3-兩組TTL電平信號碼流送緩存展寬電路，緩存展寬電路一路將經(jīng)保持后的HDB3+、HDB3-信號輸出至所述集成二次群數(shù)字復分用電路的TP、TN端，另一路匯合HDB3+和HDB3-信號為一比相信號送鑒相器一輸入端，可控分頻器輸出fo頻率信號至鑒相器另一輸入端，鑒相器輸出接平滑及控制電路，平滑及控制電路輸出接可控分頻器的頻率控制信號端，可控分頻器輸出提取的2.048MHz fo時鐘信號至所述的集成二次群數(shù)字復分用電路復用側(cè)CP端，可控分頻器同時向緩存展寬電路送8fo時鐘信號控制緩存展寬電路所保持信號的寬度；所述的平滑鎖相電路是由比相檢出電路、數(shù)字平滑濾波器、分頻控制電路和可控分頻器連接組成的數(shù)字鎖相環(huán)路，所述集成二次群數(shù)字復分用電路PD端輸出的鑒相輸出信號接比相檢出電路輸入端，比相檢出電路將帶直流分量的電平信號轉(zhuǎn)換成要求的相位誤差信號輸出至數(shù)字平滑濾波器，數(shù)字平滑濾波器輸出接分頻控制電路，分頻控制電路輸出接可控分頻器判斷需調(diào)整的量值，可控分頻器一路輸出定時信號至分頻控制器，另一路輸出4.096MHz時鐘信號接所述二次群集成復分用電路分路側(cè)CP端；還包括一個49.152MHz的主時鐘電路，分別接數(shù)字時鐘提取電路的可控分頻器和并接所述數(shù)字平滑鎖相電路的比相檢出電路、數(shù)字平滑濾波器、分頻控制電路和可控分頻器。
4組HDB3輸入電路、數(shù)字時鐘提取電路及集成二次群數(shù)字復分用電路組成數(shù)字復用部分，集成二次群數(shù)字復分用電路及4組數(shù)字平滑鎖相電路、HDB3輸出電路組成數(shù)字分用部分，再提供一個8.448MHz的復接器主時鐘和一個49.152MHz的數(shù)字鎖相主時鐘，而構(gòu)成通用的二次群復分用基本設(shè)備。
下面結(jié)合實施例及附圖進一步說明本發(fā)明的技術(shù)圖1.傳統(tǒng)的模擬時鐘提取電路結(jié)構(gòu)示意2.傳統(tǒng)的模擬平滑鎖相電路結(jié)構(gòu)示意3.傳統(tǒng)的HDB3輸出電路線路4.本發(fā)明二次群復分用器結(jié)構(gòu)框5.圖4中HDB3輸入電路6.圖4中數(shù)字時鐘提取電路線路7.圖4中數(shù)字平滑鎖相電路線路1、圖2說明前已述及不再贅述。
參見圖4，圖中給出一個二次群數(shù)字復分用器的結(jié)構(gòu)框圖和一個2Mb/s的支路結(jié)構(gòu)框圖。由集成二次群數(shù)字復分用電路(YB9080)40連接四組2Mb/s的支路構(gòu)成。每個支路包括由HDB3信號(以下簡稱H信號)輸入電路41和數(shù)字時鐘提取電路42組成的輸入支路、由數(shù)字平滑鎖相電路44和H信號輸出電路43組成的輸出支路，49.152MHz晶振器45向各支路的數(shù)字時鐘提取電路42及數(shù)字平滑鎖相電路44提供數(shù)字鎖相主時鐘。
其中H信號輸入電路41和H信號輸出電路43可作成專用厚膜電路，各電路與傳輸線路間可直接連接，無需變壓器隔離。
H信號輸入電路41完成由HDB3輸入信號(0～6dB變化范圍)到正極性H+及負極性H-兩組信號由±2.37V電平向TTL電平的轉(zhuǎn)換，H信號輸出電路43完成正、負極性H信號由TTL電平向±2.37V電平的轉(zhuǎn)換。
數(shù)字時鐘提取電路42即數(shù)字鎖相環(huán)PLL1，由緩存展寬電路421、鑒相器422、平滑及控制電路423和可控分頻器424連接構(gòu)成。H+及H-的TTL電平碼流進入緩存展寬電路421，分別經(jīng)緩存保持輸出及匯合成一路比相信號送鑒相器422一輸入端，可控分頻器424產(chǎn)生的基準頻率信號送鑒相器422另一輸入端，鑒相器422輸出比相信號并經(jīng)平滑及控制器423平滑后產(chǎn)生送給可控分頻器424的控制信號，調(diào)整可調(diào)分頻器424的輸出基準頻率，進而改變鑒相器422一端的輸入信號頻率，可控分頻器424同時輸出2.048MHz時鐘fo信號，實現(xiàn)時鐘的數(shù)字提取并向緩存展寬電路421輸出8fo時鐘信號來控制緩存器所保持的H+、H-信號寬度，上述數(shù)字時鐘提取電路42的結(jié)構(gòu)不僅完成了時鐘信號的提取，并使通過緩存展寬電路恢復的時鐘信號與緩存輸出的H+、H-信號間具有完全固定的相位關(guān)系，實現(xiàn)信號再生。
數(shù)字平滑鎖相電路44即數(shù)字鎖相環(huán)PLL2，由比相檢出電路441、數(shù)字平滑濾波器442、分頻控制電路443和可控分頻器444連接構(gòu)成。鑒相信號PD送入比相檢出電路441，比相檢出電路441將帶直流分量的電平信號轉(zhuǎn)換成所要求的相位誤差信號送入數(shù)字平滑濾波器442進行處理，其處理結(jié)果送入分頻控制電路443，判斷出需要調(diào)整的量值，在可控分頻器444定時信號的作用下控制分頻控制電路443作頻率調(diào)整，從而完成平滑鎖相的功能。
在復用側(cè)，2Mb/s的H信號經(jīng)輸入電路41轉(zhuǎn)換成正、負極性的兩組TTL電平碼流送入數(shù)字時鐘提取電路42，完成時鐘信號提取，使恢復輸出的時鐘信號與緩存后輸出的H+、H-信號間具有完全固定的相位關(guān)系，實現(xiàn)信號再生。
在分用側(cè)，集成二次群復分用電路40分離出帶相位的2Mb/s支路信號并與來自數(shù)字平滑鎖相電路44的4.096M時鐘信號鑒相后由其PD端輸出一個鑒相信號再饋送給數(shù)字平滑鎖相電路44，實現(xiàn)頻率調(diào)整。
參見圖5，H信號輸入電路的實施電路圖，采用了高速CMOS器件74HC系列的門電路。由R1-R5、門電路U5、U6和電容C1連接構(gòu)成，H信號輸入端并接C1一端和R5一端，C1另一端并接R3一端和R2一端，R3另一端并接R4一端和U6輸入端，R2另一端并接R1一端和U5輸入端，R4、R5另一端并接地端，R1另一端接5V電源，U5、U6輸出端分別輸出H-及H-信號。
圖5所示電路的邏輯轉(zhuǎn)換點設(shè)在50％Vcc(5v)附近。
圖5所示H信號輸入電路與傳統(tǒng)的采用變壓器隔直耦合、配正、負電源的高速比較器在零電位附近檢測的電路結(jié)構(gòu)相比，具有結(jié)構(gòu)簡單的優(yōu)點。
圖3所示為H信號輸出電路的一種傳統(tǒng)實施電路，H+、H-信號經(jīng)反相門驅(qū)動后經(jīng)變壓器轉(zhuǎn)換輸出正、負脈沖H信號。
本發(fā)明的H信號輸出電路可采用正負5V電源的74HC系列的模擬開關(guān)電路，H+、H-的TTL電平信號分別送模擬開關(guān)電路的地址譯碼端，控制其工作狀態(tài)為分別接通正、負電源或地，達到輸出正、負電平及零電平信號的目的，再在模擬開關(guān)電路輸出端串聯(lián)電阻與負載，兩者分壓后輸出±2.37V的H信號。
如采用74HC4051，八選一模擬開關(guān)，令C＝CP、A＝H+、B＝H-、高電平有效，其邏輯真值表如下所示C B AY0 0 0X10 0 1X20 1 0X30 1 1X41 0 0X51 0 1X61 1 0X71 1 1X8
則得X6＝+5V、X7＝-5V，其余為0V。通過CP的作用，將一比特寬的輸入信號限制為CP的高電平寬度，使輸出的H信號為標準的50％寬度。
實施時也可去掉CP端，只保留A、B端地址信號，則得到直接寬度輸出的HC4052的真值表。
參見圖6，3分頻器U7與8分頻器U8構(gòu)成可控分頻器，4位移存器U9、U10構(gòu)成緩存展寬電路，與門U11、U12，或非門U13構(gòu)成鑒相器和平滑及控制電路。
49.152MHz的數(shù)字鎖相主時鐘先3分頻成8倍fo的16M時鐘送入由8分頻電路U8組成的fo時鐘發(fā)生器，分頻出fo＝2.048M的時鐘。H+或H-信號輸入4位移存器并在8fo信號作用下移位輸出，由U11、U12分別對移存器U9、U10第一、二級輸出信號作與非邏輯操作，U9、U10輸出H信號的前沿信號接至fo時鐘發(fā)生器的R端對其清零，使輸出fo時鐘的頻率跟蹤于輸入H信號的頻率，由于H信號的占空比為50％，對于8fo來說則為4比特，相控信號是在H信號進入移存器第一級D1時輸出的，在H信號移至移存器第二級D2時完成fo時鐘發(fā)生器的清零，因此fo時鐘發(fā)生器Q3-Q1端輸出狀態(tài)為100，即H信號移至D2時，8分頻器U8狀態(tài)為000，H信號移至D3時，U8狀態(tài)為001，H信號移至D4時，U8狀態(tài)為010，此后U8的狀態(tài)為011、100。當U8狀態(tài)為100時，H信號輸出了兩比特，故此時時鐘的上升沿正處在H信號的中間，前后各兩比特，而保證了輸出信號間的相位對準。圖中電路可采用可編程邏輯器件PLD完成，也可開發(fā)成ASIC。
參見圖7，九級高電平計數(shù)器U14、九級低電平計數(shù)器U15構(gòu)成比相檢出電路，并同或門U16、與非門U17和與非門U18一起構(gòu)成數(shù)字平滑濾波器和分頻控制電路，1/12分頻器U19組成可控分頻器。
鑒相輸入信號PD接U14、U15的計數(shù)允許端EN，U14、U15分別開始對鑒相輸入的高低電平計數(shù)，計滿后計數(shù)器Q9端輸出高電平，經(jīng)U17取樣為49MHz一比特的低電平信號，并同時復位鑒相計數(shù)器U14、U15和對1/12分頻器U19送入置數(shù)控制信號。當恢復時鐘超前時，表現(xiàn)為鑒相高電平寬度增加，U14的Q9端輸出信號將U19置成全1狀態(tài)，使其變成13分頻器降低輸出頻率；反之當恢復時鐘滯后時，表現(xiàn)為鑒相低電平寬度增加，U15的Q9端輸出信號將U19置成0001，使其變成11分頻器，提高輸出頻率，而在不置數(shù)的分頻周期，1/12分頻器TC端的進位信號1011經(jīng)U18反饋至U19的R端，使其復位，則分頻狀態(tài)為12，但在置數(shù)時U18則封鎖該反饋信號。
本發(fā)明電路經(jīng)測試后表明可符合二次群復分用設(shè)備所規(guī)定的各項要求。其主要測試數(shù)據(jù)陳述如下復分用器主振頻率8447.922KHz；數(shù)字鎖相主時鐘頻率49152.034KHz；收支路AIS發(fā)送頻率2048.002KHZ；最大固有抖動在-10ppm頻偏時，寬頻0.20UI、HPZ＜0.05UI；輸入允許頻偏＞±80ppm；輸入抖動容限在頻率為10、100、1K、2.4K、10K、18K、50K、100K(HZ)時分別為13、9.0、4.5、2.5、3.5、2.8、0.85、0.52UI；抖動轉(zhuǎn)移特性在抖動幅度為1.0UI、頻率為10、14、18、100、180、320、400(HZ)時增益分別為-1.9、-3.0、-4.4、-18.5、-25.2、-28.6、-28.0(db)。
本發(fā)明技術(shù)中的時鐘信號數(shù)字提取和數(shù)字平滑鎖相技術(shù)的實現(xiàn)全部采用數(shù)字電路技術(shù)，可由可編程邏輯器件PLD完成，也可開發(fā)成ASIC，在滿足全部相應(yīng)技術(shù)指標的前提下帶來生產(chǎn)周期短、加工調(diào)測方便的效果，大大提高了產(chǎn)品的一致性和可靠性，并適于大規(guī)模生產(chǎn)。
權(quán)利要求
1.一種二次群數(shù)字復分用器，由集成二次群數(shù)字復分用電路及其4組2Mb/s輸入支路和4組2Mb/s輸出支路連接構(gòu)成，其中2Mb/s輸入支路包括由HDB3輸入信號到正極性HDB3+信號和負極性HDB3-信號TTL電平轉(zhuǎn)換的HDB3輸入電路和與HDB3+、HDB3-信號線連接、再生輸出2.048MHz時鐘信號的時鐘提取電路，2Mb/s輸出支路包括將集成二次群數(shù)字復分用電路輸出的HDB3+、HDB3-信號由TTL電平轉(zhuǎn)換為HDB3信號的HDB3輸出電路和平滑鎖相電路，其特征在于所述的時鐘提取電路是由緩存展寬電路、鑒相電路、平滑及控制電路和可控分頻器連接組成的數(shù)字鎖相環(huán)路，所述HDB3輸入電路輸出的HDB3+、HDB3-兩組TTL電平信號碼流送緩存展寬電路，緩存展寬電路一路將經(jīng)保持后的HDB3+、HDB3-信號輸出至所述集成二次群數(shù)字復分用電路的TP、TN端，另一路匯合HDB3+和HDB3-信號為一比相信號送鑒相器一輸入端，可控分頻器輸出fo頻率信號至鑒相器另一輸入端，鑒相器輸出接平滑及控制電路，平滑及控制電路輸出接可控分頻器的頻率控制信號端，可控分頻器輸出提取的2.048MHz fo時鐘信號至所述的集成二次群數(shù)字復分用電路復用側(cè)CP端，可控分頻器同時向緩存展寬電路送8fo時鐘信號控制緩存展寬電路所保持信號的寬度；所述的平滑鎖相電路是由比相檢出電路、數(shù)字平滑濾波器、分頻控制電路和可控分頻器連接組成的數(shù)字鎖相環(huán)路，所述集成二次群數(shù)字復分用電路PD端輸出的鑒相輸出信號接比相檢出電路輸入端，比相檢出電路將帶直流分量的電平信號轉(zhuǎn)換成要求的相位誤差信號輸出至數(shù)字平滑濾波器，數(shù)字平滑濾波器輸出接分頻控制電路，分頻控制電路輸出接可控分同頻器判斷需調(diào)整的量值，可控分頻器一路輸出定時信號至分頻控制器，另一路輸出4.096MHz時鐘信號接所述二次群集成復分用電路分路側(cè)CP端；還包括一個49.152MHz的主時鐘電路，分別接數(shù)字時鐘提取電路的可控分頻器和并接所述數(shù)字平滑鎖相電路的比相檢出電路、數(shù)字平滑濾波器、分頻控制電路和可控分頻器。
2.根據(jù)權(quán)利要求1所述的二次群數(shù)字復分用器，其特征在于所述的H信號輸入電路由R1-R5、門電路U5、U6和電容C1連接構(gòu)成，H信號輸入端并接C1一端和R5一端，C1另一端并接R3一端和R2一端，R3另一端并接R4一端和U6輸入端，R2另一端并接R1一端和U5輸入端，R4、R5另一端并接地端，R1另一端接5V電源，U5、U6輸出端分別輸出H+及H-信號。
3.根據(jù)權(quán)利要求1所述的二次群數(shù)字復分用器，其特征在于所述的H信號輸出電路是由采用±5V電源及地的74HC系列的模擬開關(guān)電路與連接電阻與負載的分壓電路組成。
4.根據(jù)權(quán)利要求1所述的二次群數(shù)字復分用器，其特征在于所述的數(shù)字時鐘提取電路由8分頻器、3分頻器、兩4位移位寄存器、兩與門和或非門連接構(gòu)成，所述的HDB3+、HDB3-信號分別接4位移位寄存器1及4位移位寄存器2的數(shù)據(jù)輸入端，8分頻輸出端并接兩4位移位寄存器的時鐘端及3分頻器的時鐘端，兩4位移位寄存器的Q1、Q2端分別接兩與門的輸入端，兩與門輸出端接或非門輸入端，或非門輸出端接3分頻器的R端，所述49.152MHZ主時鐘接8分頻器時鐘端，3分頻器輸出提取的2.048MHZ時鐘，兩4位移位寄存器Q4端分別輸出保持展寬的HDB3+、HDB3-信號。
5.根據(jù)權(quán)利要求1所述的二次群數(shù)字復分用器，其特征在于所述的數(shù)字平滑鎖相電路由-9級高電平計數(shù)器U14、-9級低電平計數(shù)器U15、或門U16、與非門U17、與非門U18和1/12分頻器U19連接構(gòu)成，鑒相信號PD接U14、U15的允許計數(shù)端EN，U14的Q9端并接U16一端入端和U1 9的置數(shù)D2、D3、D4端，U15的Q9端接U16另一輸入端，U16輸出端并接U17一輸入端、U19的置數(shù)D1端和經(jīng)反相后送U18一輸入端，1/12分頻器進位TC端并接U18另一輸入端和U17另一輸入端，U17的輸出端并接U14、U15的R端和U19的置數(shù)控制端LD，U19的時鐘端接49.152MHZ主時鐘，U19的Q4端并接U14、U15的時鐘端和輸出4.096MHZ時鐘信號。
全文摘要
本發(fā)明是一種采用數(shù)字時鐘提取、數(shù)字平滑鎖相及專用接口模塊的二次群數(shù)字復分用器。主要包括集成二次群數(shù)字復分用電路，4組分別由H信號輸入電路、數(shù)字時鐘提取電路組成的2Mb/s輸入支路和4組分別由H信號輸出電路、數(shù)字平滑濾波電路組成的輸出支路。數(shù)字時鐘提取電路是由緩存展寬、鑒相、平滑及控制、可控分頻器連接構(gòu)成的數(shù)字鎖相環(huán)，數(shù)字平滑鎖相電路是由比相檢出、平滑濾波、分頻控制、可控分頻器連接構(gòu)成的數(shù)字鎖相環(huán)。
文檔編號H04J3/02GK1114807SQ9510158
公開日1996年1月10日 申請日期1995年2月22日 優(yōu)先權(quán)日1995年2月22日
發(fā)明者陳燕平 申請人:陳燕平