本實用新型涉及視頻處理技術領域，具體涉及一種DVI到VGA視頻轉換裝置。

背景技術：

數(shù)字視頻接口(DVI)是由數(shù)字顯示工作組(DDWG)推出的一項視頻傳輸與顯示的標準，單鏈路DVI可支持帶寬高達165MHz，雙鏈路DVI可支持帶寬高達330MHz。其中雙鏈路DVI模式可支持3D顯示器信號輸入，而常規(guī)的VGA模式則無該功能。

實際中，常會遇到如下應用場景，一方面，需要采用雙鏈路DVI信號實現(xiàn)較高帶寬的顯示信號傳輸和顯示；另一方面，需要采用VGA信號以較低成本實現(xiàn)對該路信號的采集、傳輸和顯示等。

目前采用的方案如圖1所示，DVI視頻信號從輸入端口輸入到解碼芯片，經過解碼得到并行數(shù)字信號，包含有紅綠藍顏色數(shù)據(jù)和同步信號，將該并行數(shù)字信號輸入到視頻DA芯片，進行數(shù)模轉換即可得到VGA模擬信號，通過輸出端口進行輸出。這種DVI-VGA轉換器具有如下缺點：a)不能支持雙鏈路DVI信號，僅能支持單鏈路DVI信號，帶寬最高165MHz；b)輸出VGA信號與輸入DVI信號的顯示分辨率完全一樣；c)輸出VGA信號與輸入DVI信號的刷新頻率完全一樣；d)對輸入DVI信號無放大作用，不能用于DVI長電纜傳輸。

技術實現(xiàn)要素：

針對現(xiàn)有技術的不足，本實用新型旨在提供一種DVI到VGA視頻轉換裝置，即可滿足雙鏈路DVI信號的傳輸和顯示需求，又可滿足使用VGA信號低成本采集、傳輸和顯示需求。

為了實現(xiàn)上述目的，本實用新型采用如下技術方案：

一種DVI到VGA視頻轉換裝置，包括：

用于對從輸入端口輸入的雙鏈路DVI信號進行均衡處理的均衡模塊；

用于對經均衡處理后的雙鏈路DVI信號進行串并轉換解碼處理，獲取并行RGB視頻信號的解碼模塊；

用于對并行RGB視頻信號進行處理，生成重生的并行DVI視頻信號，并生成抽幀且縮放的并行VGA信號的FPGA模塊；

用于對重生后的并行DVI視頻信號進行并串轉換編碼處理，得到重生的雙鏈路DVI視頻信號的編碼模塊；

用于對并行VGA信號進行數(shù)模轉換，獲取VGA模擬信號的視頻DA模塊；

用于存儲FPGA模塊實時處理的圖像數(shù)據(jù)的圖像存儲模塊；

用于存儲FPGA程序，上電后加載到FPGA模塊內部的程序存儲模塊；

用于將從電源輸入端口輸入的DC電源轉換為各部件工作所需的電壓的電源處理模塊；

分別連接于輸入端口和FPGA模塊，用于將5V電平的HPD、DDC 信號轉換為3.3V電平信號的電平轉換模塊一；

分別連接于FPGA模塊和輸出端口一，用于將3.3V電平的HPD、DDC信號轉換為5V電平信號的所述電平轉換模塊二。

進一步地，所述均衡模塊包括：

用于將輸入的主鏈路DVI信號進行均衡處理，并送入主鏈路解碼模塊的主鏈路均衡模塊；

用于將輸入的副鏈路DVI信號進行均衡處理，并送入副鏈路解碼模塊的副鏈路均衡模塊；

所述解碼模塊包括：

用于將輸入的主鏈路DVI信號進行解碼處理，獲取主鏈路并行RGB視頻信號，并送入FPGA模塊，經FPGA模塊生成重生的主鏈路并行DVI視頻信號的主鏈路解碼模塊；

用于將輸入的副鏈路DVI信號進行解碼處理，獲取副鏈路并行RGB視頻信號，并送入FPGA模塊，經FPGA模塊生成重生的副鏈路并行DVI視頻信號的副鏈路解碼模塊；

所述編碼模塊包括：

用于將輸入的主鏈路并行DVI視頻信號進行編碼處理，獲取主鏈路DVI信號，并送入輸出端口一的主鏈路編碼模塊；

用于將輸入的并行DVI視頻信號進行編碼處理，獲取副鏈路并行DVI視頻信號，并送入輸出端口一的副鏈路編碼模塊。

進一步地，所述裝置還包括有連接于所述FPGA模塊，用于指示當前輸入DVI信號模式和電路板工作狀態(tài)的狀態(tài)指示模塊。

進一步地，所述裝置還包括用于調整均衡模塊的等級，以適應不同電纜長度的DVI信號的均衡選擇開關。

利用上述DVI到VGA視頻轉換裝置進行DVI到VGA視頻轉換的方法，其特征在于，包括如下步驟：

S1均衡模塊從輸入端口輸入的雙鏈路DVI信號進行均衡處理；輸入端口輸入的5V電平的HPD、DDC信號經過電平轉換模塊一轉換為3.3V電平信號輸入FPGA模塊；

S2解碼模塊對均衡模塊均衡后的雙鏈路DVI信號進行串并轉換解碼處理，獲取并行RGB視頻信號并輸入FPGA模塊；

S3FPGA模塊對并行RGB視頻信號進行處理，生成重生的并行DVI視頻信號輸入編碼模塊，并生成抽幀且縮放的并行VGA信號輸入視頻DA模塊；FPGA實時處理的圖像數(shù)據(jù)存儲在圖像存儲模塊，F(xiàn)PGA程序則存儲在程序存儲模塊中，上電后加載到FPGA內部；

S4編碼模塊對重生后的并行DVI視頻信號進行并串轉換編碼處理，得到重生的雙鏈路DVI視頻信號并輸出至輸出端口一；視頻DA模塊則對并行VGA信號進行數(shù)模轉換，獲取VGA模擬信號并輸出至輸出端口二；FPGA模塊輸出的3.3V電平的HPD、DDC信號經過電平轉換模塊二轉換為5V電平信號輸出到輸出端口一。

需要說明的是，雙鏈路DVI信號分為主鏈路DVI信號和副鏈路DVI信號。

步驟S1中，主鏈路均衡模塊將輸入的主鏈路DVI信號進行均衡處理，并送入主鏈路解碼模塊；副鏈路均衡模塊將輸入的副鏈路DVI 信號進行均衡處理，并送入副鏈路解碼模塊；

步驟S2中，主鏈路解碼模塊將輸入的主鏈路DVI信號進行解碼處理，獲取主鏈路并行RGB視頻信號，并送入FPGA模塊，經FPGA模塊生成重生的主鏈路并行DVI視頻信號；副鏈路解碼模塊將輸入的副鏈路DVI信號進行解碼處理，獲取副鏈路并行RGB視頻信號，并送入FPGA模塊，經FPGA模塊生成重生的副鏈路并行DVI視頻信號；

步驟S4中，主鏈路編碼模塊將輸入的主鏈路并行DVI視頻信號進行編碼處理，獲取主鏈路DVI信號，并送入輸出端口一；副鏈路編碼模塊將輸入的并行DVI視頻信號進行編碼處理，獲取副鏈路并行DVI視頻信號，并送入輸出端口一。

需要說明的是，步驟S1中，通過均衡選擇開關調整均衡模塊的等級，以適應不同電纜長度的DVI信號。

本實用新型的有益效果在于：本實用新型既滿足了實時、全高清、高刷新頻率顯示的需求，也滿足了低成本遠程圖像傳輸、存儲和監(jiān)控的需求，采樣速度更快，成本更低，純硬件實現(xiàn)，運行更加穩(wěn)定。

附圖說明

圖1為現(xiàn)有技術的原理示意圖。

圖2為本實用新型裝置的電路框圖；

圖3為本實用新型方法的流程圖。

具體實施方式

以下將結合附圖對本實用新型作進一步的描述，需要說明的是，本實施例以本技術方案為前提，給出了詳細的實施方式和具體的操作過程，但本實用新型的保護范圍并不限于本實施例。

如圖2所示，一種DVI到VGA視頻轉換裝置，包括電路板，所述電路板上設置有均衡模塊101、解碼模塊102、FPGA模塊6、編碼模塊201、視頻DA模塊301、圖像存儲模塊601、程序存儲模塊602、電源處理模塊401、電平轉換模塊一103和電平轉換模塊二202；所述均衡模塊101與輸入端口1連接，所述解碼模塊102與輸出端口一2連接，所述視頻DA模塊301與輸出端口二3連接，所述電源處理模塊401與電源輸入端口4連接；

所述均衡模塊101：用于對從輸入端口1輸入的雙鏈路DVI信號進行均衡處理，以提高所述裝置對長電纜信號的適應性；

所述解碼模塊102：用于對經均衡模塊均衡后的雙鏈路DVI信號進行串并轉換解碼處理，獲取并行RGB視頻信號；

所述FPGA模塊6：用于對經解碼模塊獲得并行RGB視頻信號進行處理，生成重生的并行DVI視頻信號，并生成抽幀且縮放的并行VGA信號；

所述編碼模塊201：用于對FPGA模塊生成的重生后的并行DVI視頻信號進行并串轉換編碼處理，得到重生的雙鏈路DVI視頻信號；

所述視頻DA模塊301：用于對FPGA模塊生成的并行VGA信號進行數(shù)模轉換，獲取VGA模擬信號；

所述圖像存儲模塊601：用于存儲FPGA模塊實時處理的圖像數(shù)據(jù)；

所述程序存儲模塊602：用于存儲FPGA程序，上電后加載到FPGA模塊內部；

所述電源處理模塊401：用于將從電源輸入端口4輸入的DC電源轉換為電路板工作所需的電壓；

所述電平轉換模塊一103：分別連接于輸入端口和FPGA模塊，用于將5V電平的HPD、DDC信號轉換為3.3V電平信號；

所述電平轉換模塊二202：分別連接于FPGA模塊和輸出端口一，用于將3.3V電平的HPD、DDC信號轉換為5V電平信號；

進一步地，所述均衡模塊包括：

主鏈路均衡模塊：用于將輸入的主鏈路DVI信號進行均衡處理，并送入主鏈路解碼模塊；

副鏈路均衡模塊：用于將輸入的副鏈路DVI信號進行均衡處理，并送入副鏈路解碼模塊；

所述解碼模塊包括：

主鏈路解碼模塊：用于將輸入的主鏈路DVI信號進行解碼處理，獲取主鏈路并行RGB視頻信號，并送入FPGA模塊，經FPGA模塊生成重生的主鏈路并行DVI視頻信號；

副鏈路解碼模塊：用于將輸入的副鏈路DVI信號進行解碼處理，獲取副鏈路并行RGB視頻信號，并送入FPGA模塊，經FPGA模塊生成重生的副鏈路并行DVI視頻信號；

所述編碼模塊包括：

主鏈路編碼模塊：用于將輸入的主鏈路并行DVI視頻信號進行編碼處理，獲取主鏈路DVI信號，并送入輸出端口一；

副鏈路編碼模塊：用于將輸入的并行DVI視頻信號進行編碼處理，獲取副鏈路并行DVI視頻信號，并送入輸出端口一。

進一步地，所述DVI到VGA視頻轉換裝置還包括有狀態(tài)指示器603，所述狀態(tài)指示器連接于所述FPGA模塊6，受FPGA模塊6控制，用于指示當前輸入DVI信號模式和電路板工作狀態(tài)。

進一步地，所述DVI到VGA視頻轉換裝置還包括有均衡選擇開關5，用于調整均衡模塊的等級，以適應不同電纜長度的DVI信號。

在本實施例中，計算機顯卡設置輸出為1920*1080@120Hz，通過雙鏈路DVI電纜接到所述輸入端口，輸出端口1輸出格式為1920*1080@120Hz，采用DVI信號接到顯示器上進行顯示，這路顯示為顯卡輸出的原始數(shù)據(jù)，輸出端口2輸出格式為1920*1080@60Hz，采用VGA信號格式。這路輸出可接到顯示器進行顯示，也可接到采集卡進行信號采集，還可接到VGA編碼器進行編碼，以便用于遠程監(jiān)控。

本實施例的FPGA模塊采用ALTERA公司Cyclone V系列FPGA芯片，型號為5CEBA7，解碼模塊采用兩片Silicon Image公司的SiI163B芯片，編碼模塊采用兩片Silicon Image公司的SiI7172芯片，視頻DA模塊采用ADI公司ADV7125芯片。

如圖3所示，利用上述DVI到VGA視頻轉換裝置進行DVI到VGA視頻轉換的方法，包括如下步驟：

S1均衡模塊從輸入端口輸入的雙鏈路DVI信號進行均衡處理(增強處理)；輸入端口輸入的5V電平的HPD、DDC信號經過電平轉換模塊一轉換為3.3V電平信號輸入FPGA模塊；

S2解碼模塊對均衡模塊均衡后的雙鏈路DVI信號進行串并轉換解碼處理，獲取并行RGB視頻信號并輸入FPGA模塊；

S3FPGA模塊對并行RGB視頻信號進行處理，生成重生的并行DVI視頻信號輸入編碼模塊，并生成抽幀且縮放的并行VGA信號輸入視頻DA模塊；FPGA模塊實時處理的圖像數(shù)據(jù)存儲在圖像存儲模塊，F(xiàn)PGA程序則存儲在程序存儲模塊中，上電后加載到FPGA內部。

具體地，F(xiàn)PGA芯片一方面通過檢測輸入DVI信號的單、雙鏈路工作模式，配置編碼模塊；對并行RGB視頻信號進行時鐘對齊，重新輸出并行RGB視頻信號和控制信號到編碼模塊；

另一方面，將并行RGB視頻信號進行抽幀處理，對抽取的幀視頻數(shù)據(jù)進行縮放處理，其中將縮放處理后的幀視頻數(shù)據(jù)寫入圖像存儲模塊，寫入區(qū)域為除當前寫區(qū)域和讀區(qū)域外的第三個區(qū)域；讀取幀數(shù)據(jù)，如果第三個區(qū)域已讀，則讀取當前讀區(qū)域，反之，讀取第三個區(qū)域，同時產生VGA控制信號，輸出RGB數(shù)字信號和VGA時序信號到視頻DA模塊生成VGA模擬信號。

在本實施例中，一路輸入并行RGB視頻信號在FPGA模塊內部重新鎖定，進行時鐘對齊重新輸出，這路信號經過兩片Si I7172芯片編碼后生成雙鏈路DVI信號后，對外輸出，其信號格式為1920*1080@120Hz；另一路信號，先進行抽幀處理，這里采用隔幀采 樣方式，即每隔一幀采樣一幀的方式，則120Hz的DVI信號處理就變成了60Hz，其分辨率保持為1920*1080，則其分辨率和刷新率已滿足VGA信號的輸出要求，需要進行就是數(shù)據(jù)存儲的讀寫控制，隔幀采樣后進行縮放處理，這里縮放系數(shù)為1的操作，輸入和輸出一致，將縮放后的幀數(shù)據(jù)寫入圖像存儲模塊，寫入區(qū)域為除當前寫區(qū)域和讀區(qū)域外的第三個區(qū)域，讀取幀數(shù)據(jù)，如果第三個區(qū)域已讀，則讀取當前讀區(qū)域，反之，讀取第三個區(qū)域，同時產生符合1920*1080@60Hz時序要求的VGA控制信號，輸出RGB數(shù)字信號和VGA控制信號，并送入ADV7125芯片，即可產生信號格式為1920*1080@60Hz的VGA信號。

S4編碼模塊對重生后的并行DVI視頻信號進行并串轉換編碼處理，得到重生的雙鏈路DVI視頻信號并輸出至輸出端口一；視頻DA模塊則對并行VGA信號進行數(shù)模轉換，獲取VGA模擬信號并輸出至輸出端口二；FPGA模塊輸出的3.3V電平的HPD、DDC信號經過電平轉換模塊二轉換為5V電平信號輸出到輸出端口一。

需要說明的是，雙鏈路DVI信號分為主鏈路DVI信號和副鏈路DVI信號，均衡模塊包括主鏈路均衡模塊和副鏈路均衡模塊，解碼模塊包括主鏈路解碼模塊和副鏈路解碼模塊，所述編碼模塊包括主鏈路編碼模塊和副鏈路編碼模塊；

步驟S1中，主鏈路均衡模塊將輸入的主鏈路DVI信號進行均衡處理，并送入主鏈路解碼模塊；副鏈路均衡模塊將輸入的副鏈路DVI信號進行均衡處理，并送入副鏈路解碼模塊；

步驟S2中，主鏈路解碼模塊將輸入的主鏈路DVI信號進行解碼 處理，獲取主鏈路并行RGB視頻信號，并送入FPGA模塊，經FPGA模塊生成重生的主鏈路并行DVI視頻信號；副鏈路解碼模塊將輸入的副鏈路DVI信號進行解碼處理，獲取副鏈路并行RGB視頻信號，并送入FPGA模塊，經FPGA模塊生成重生的副鏈路并行DVI視頻信號。解碼模塊中與主鏈路并行RGB視頻信號、副鏈路并行RGB視頻信號一并輸出的還有控制信號。經過FPGA模塊處理后與主鏈路并行DVI視頻信號、副鏈路并行DVI視頻信號一并輸出的還有控制信號，控制信號同時輸入主鏈路編碼模塊和副鏈路編碼模塊中。

步驟S4中，主鏈路編碼模塊將輸入的主鏈路并行DVI視頻信號進行編碼處理，獲取主鏈路DVI信號，并送入輸出端口一；副鏈路編碼模塊將輸入的并行DVI視頻信號進行編碼處理，獲取副鏈路并行DVI視頻信號，并送入輸出端口一。即，輸出端口輸出雙鏈路DVI信號。

需要說明的是，步驟S1中，通過均衡選擇開關調整均衡模塊的等級，以適應不同電纜長度的DVI信號。

裝置中各部件的產品型號或接口類型如表1所示：

表1

對于本領域的技術人員來說，可以根據(jù)以上的技術方案和構思，作出各種相應的改變和變形，而所有的這些改變和變形都應該包括在本實用新型權利要求的保護范圍之內。