本發(fā)明屬于電子電路技術(shù)領(lǐng)域，特別涉及一種基于FMC的視頻壓縮編碼電路，可用于FPGA視頻開發(fā)平臺(tái)。

背景技術(shù)：

隨著數(shù)字媒體行業(yè)的蓬勃發(fā)展，與數(shù)字信號(hào)傳輸相關(guān)的多媒體設(shè)備的數(shù)量也在飛速增長，人們對(duì)數(shù)字信號(hào)在傳輸設(shè)備之間傳輸?shù)母咝院涂煽啃缘刃枨笠苍谥鸩教嵘?。由于DVI接口在數(shù)字影音傳輸上的缺陷，近年，高清晰度多媒體接口HDMI逐步取代DVI接口進(jìn)入人們的視線，其強(qiáng)大的無損傳輸以及對(duì)超高分辨率視頻格式的支持特點(diǎn)使其進(jìn)入了高速成長期。

高清晰度多媒體接口HDMI是首個(gè)支持不壓縮全數(shù)字的視頻/音頻接口技術(shù)。相對(duì)于DVI接口，其是適合影像傳輸?shù)膶Ｓ眯蛿?shù)字化接口，其無需進(jìn)行數(shù)/模或者模/數(shù)轉(zhuǎn)換即可保證高質(zhì)量地同時(shí)傳送音頻和影像信號(hào)，數(shù)據(jù)傳輸速率最高可支持4.5GB/s。同時(shí)HDMI接口支持HDPC協(xié)議，可以有效地對(duì)傳輸過程中高帶寬數(shù)字信號(hào)內(nèi)容的保護(hù)。由于HDMI數(shù)字接口技術(shù)的產(chǎn)生，使得LED、LCD等高清數(shù)字液晶顯示設(shè)備的逐漸普及成為可能，越來越多的消費(fèi)者電子產(chǎn)品制造企業(yè)開始選擇HDMI接口作為其消費(fèi)者設(shè)備的傳輸接口。

同時(shí)，HDMI接口技術(shù)的普及應(yīng)用也隨之而帶來一系列問題，數(shù)字化視音頻信號(hào)在傳送過程中的帶寬占用較高，數(shù)據(jù)量較大，計(jì)算機(jī)如果需要對(duì)其進(jìn)行后續(xù)的保存和處理是較為困難的。單純的提高系統(tǒng)傳輸帶寬、擴(kuò)大存儲(chǔ)器容量是不現(xiàn)實(shí)的。采用數(shù)字信號(hào)編碼壓縮技術(shù)可以有效地去除數(shù)字信號(hào)的冗余信息，保留其獨(dú)立的信息分量，降低其傳輸過程中占用的帶寬，從而方便計(jì)算機(jī)后續(xù)對(duì)數(shù)字信號(hào)的保存和處理。

隨著超大規(guī)模集成電路VLSI以及現(xiàn)場可編程門陣列FPGA技術(shù)的成熟，使得實(shí)時(shí)視頻壓縮編碼成為可能。相對(duì)于DSP視頻壓縮平臺(tái)處理速度緩慢、延遲較高的缺點(diǎn)，F(xiàn)PGA技術(shù)所特有的硬件處理并行性和良好的靈活性可以大大減少克服這一缺點(diǎn)，可實(shí)現(xiàn)真正的無延遲視頻壓縮編碼和傳輸。

Zhao Yu-hong等人于2011年在文章“A system design of H.264 HD encoding Used in broadcast television systems”中提出了一種基于數(shù)字分量串行接口SDI的視頻編解碼電路系統(tǒng)，通過FPGA模塊對(duì)壓縮編碼后產(chǎn)生的碼流數(shù)據(jù)進(jìn)行處理。其不足之處是將FPGA控制模塊與視頻壓縮編碼功能模塊放置在同一系統(tǒng)內(nèi)，一旦應(yīng)用需求發(fā)生變化，則需要對(duì)整個(gè)電路重新定義，造成資源和時(shí)間上的不必要的損耗和浪費(fèi)。日本的Tokyo Electron Limited公司開發(fā)的inrevium FMC系列TB-FMCH-HDMI2子卡僅支持對(duì)未經(jīng)過壓縮編碼的源高清晰度多媒體HDMI視頻數(shù)據(jù)進(jìn)行高速FPGA處理，不支持對(duì)HDMI高清晰度多媒體視頻數(shù)據(jù)壓縮編碼后形成的TS數(shù)據(jù)流進(jìn)行FPGA處理，限制了數(shù)字媒體行業(yè)高清視頻傳輸技術(shù)的應(yīng)用。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于針對(duì)上述已有技術(shù)的不足，提出一種基于FMC的多功能高清視頻壓縮編碼電路，通過對(duì)FMC接口的應(yīng)用，增加視頻壓縮編碼電路裝置的通用性，減小重新設(shè)計(jì)電路系統(tǒng)資源和時(shí)間上的不必要損耗和浪費(fèi)，提高視頻的傳輸分辨率。

本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的：

一.技術(shù)原理

本發(fā)明源于FPGA夾層卡FMC標(biāo)準(zhǔn)，該標(biāo)準(zhǔn)是由美國國家標(biāo)準(zhǔn)協(xié)會(huì)批準(zhǔn)的用于FPGA載卡與子卡之間的互聯(lián)通信接口標(biāo)準(zhǔn)。其通過將FPGA與I/O口分離開來，這在很大程度上解決了FPGA設(shè)計(jì)中人們對(duì)前端I/O口需求數(shù)目眾多的問題。其所包含的模塊化和通用化思想大大增強(qiáng)了可擴(kuò)展開發(fā)解決FPGA平臺(tái)的靈活性，開發(fā)人員僅需要提供一款通用FPGA開發(fā)控制平臺(tái)，然后搭載電路就能構(gòu)成一個(gè)功能完善的視頻壓縮編碼傳輸開發(fā)系統(tǒng)，從而簡化設(shè)計(jì)開發(fā)工作，降低產(chǎn)品開銷成本。

同時(shí)，由于HDMI接口采用了差分傳輸技術(shù)，使得其在傳輸分辨率和傳輸速度等方面相對(duì)于其他數(shù)字信號(hào)接口有明顯的優(yōu)勢(shì)，本發(fā)明將HDMI接口技術(shù)和視頻壓縮編碼技術(shù)相結(jié)合從而可以達(dá)到對(duì)高清視頻傳輸信號(hào)的壓縮編碼處理。

二.實(shí)現(xiàn)方案

本發(fā)明基于FMC的多功能高清視頻壓縮編碼電路，包括

高清晰度多媒體接口模塊，用于為視頻壓縮編碼模塊提供數(shù)據(jù)信號(hào)輸入；

視頻壓縮編碼模塊，用于對(duì)輸入視頻數(shù)據(jù)信號(hào)進(jìn)行壓縮編碼，生成TS數(shù)據(jù)流；

主控模塊，用于對(duì)視頻壓縮編碼模塊進(jìn)行參數(shù)配置，同時(shí)對(duì)高清晰度多媒體接口模塊的寄存器進(jìn)行配置；

存儲(chǔ)模塊，用于存儲(chǔ)視頻壓縮編碼模塊的固件程序；

FPGA模塊，用于對(duì)視頻壓縮編碼模塊產(chǎn)生的TS數(shù)據(jù)流進(jìn)行處理，同時(shí)對(duì)高清晰度多媒體接口模塊的寄存器進(jìn)行配置；

其特征在于：視頻壓縮編碼模塊與FPGA模塊之間設(shè)有FMC接口電路模塊，用于將壓縮編碼模塊與FPGA模塊相連接，使得視頻壓縮編碼模塊適用于通用FPGA開發(fā)平臺(tái)；

所述FMC接口模塊，其視頻數(shù)據(jù)輸入端與視頻壓縮編碼模塊的視頻數(shù)據(jù)輸出端單向連接，其兩個(gè)視頻數(shù)據(jù)輸出端分別與高清晰度多媒體接口模塊和FPGA模塊視頻數(shù)據(jù)輸入端雙向連接，以使FPGA開發(fā)平臺(tái)直接對(duì)高清晰度多媒體視頻數(shù)據(jù)進(jìn)行處理；

所述FMC接口模塊，其控制數(shù)據(jù)輸出端分別與主控模塊和高清晰度多媒體接口模塊的控制數(shù)據(jù)輸入端雙向連接。

上述電路，其特征在于高清晰度多媒體接口模塊與視頻壓縮編碼模塊之間設(shè)有單刀雙擲開關(guān)，以實(shí)現(xiàn)對(duì)輸入視頻類型隔行掃描或逐行掃描的切換選擇。

本發(fā)明具有如下優(yōu)點(diǎn)：

1)本發(fā)明在視頻壓縮編碼模塊與FPGA模塊之間設(shè)有FMC接口電路模塊，這種FMC接口所具有的模塊化和通用化思想大大提高了可擴(kuò)展FPGA平臺(tái)的靈活性。

2)本發(fā)明能夠滿足FPGA平臺(tái)對(duì)經(jīng)過壓縮編碼后形成的TS數(shù)據(jù)傳輸流和未壓縮編碼的源高清視頻數(shù)據(jù)信號(hào)進(jìn)行高速處理的需求。在其基礎(chǔ)上，同時(shí)亦脫離FPGA平臺(tái)能獨(dú)立工作，擴(kuò)展了該編碼電路裝置的應(yīng)用范圍。

3)本發(fā)明能夠支持1080P等多種高清視頻分辨率，同時(shí)兼容視頻逐行掃描和隔行掃描格式。

附圖說明

圖1是本發(fā)明的電路框圖；

圖2是本發(fā)明中的高清晰度多媒體接口模塊框圖；

圖3是本發(fā)明中的高清晰度多媒體接口連接器電路圖；

圖4是本發(fā)明中的高清晰度多媒體接口驅(qū)動(dòng)電路圖；

圖5是本發(fā)明中的視頻壓縮編碼模塊電路圖；

圖6是本發(fā)明中的主控模塊電路圖；

圖7是本發(fā)明中的存儲(chǔ)模塊電路圖；

圖8是本發(fā)明中的FMC接口模塊與FPGA模塊連接示意圖。

具體實(shí)施方式

下面結(jié)合附圖，對(duì)本發(fā)明作進(jìn)一步的描述。

參照?qǐng)D1，本發(fā)明包括：高清晰度多媒體接口模塊1、視頻壓縮編碼模塊2、主控模塊3、存儲(chǔ)模塊4、FPGA模塊5和FMC接口模塊6。高清晰度多媒體接口模塊1的視頻數(shù)據(jù)輸出端與視頻壓縮編碼模塊2的視頻數(shù)據(jù)輸入端單向連接；視頻壓縮編碼模塊2的輸出端與FMC接口模塊6的輸入端單向相連；FMC接口模塊6的輸出端與FPGA模塊5的輸入端雙向連接；通過FMC接口電路模塊6將壓縮編碼模塊2與FPGA模塊5相分離，使得視頻壓縮編碼模塊2適用于通用FPGA開發(fā)平臺(tái)；同時(shí)，F(xiàn)MC接口模塊6的另一個(gè)視頻數(shù)據(jù)輸入端與高清晰度多媒體接口模塊1的視頻數(shù)據(jù)輸出端雙向連接，使得FPGA開發(fā)平臺(tái)可以直接對(duì)高清晰度多媒體視頻數(shù)據(jù)進(jìn)行處理；主控模塊3的控制接口與視頻壓縮編碼模塊2的控制接口雙向連接，以實(shí)現(xiàn)主控模塊3對(duì)視頻壓縮編碼模塊2的控制；存儲(chǔ)模塊4的存儲(chǔ)接口與視頻壓縮編碼模塊2的存儲(chǔ)接口雙向連接，以實(shí)現(xiàn)存儲(chǔ)模塊4內(nèi)的存儲(chǔ)信息在視頻壓縮編碼模塊2的加載。FMC接口模塊6的控制數(shù)據(jù)輸出端分別與主控模塊3和高清晰度多媒體接口模塊1的控制數(shù)據(jù)輸入端雙向連接，以實(shí)現(xiàn)同時(shí)支持FPGA平臺(tái)或DSP平臺(tái)對(duì)多媒體接口模塊參數(shù)的配置。

參照?qǐng)D2，高清晰度多媒體接口模塊1包括高清晰度多媒體接口連接器11和高清晰度多媒體接口驅(qū)動(dòng)電路12。高清晰度多媒體接口連接器11的輸出端與高清晰度多媒體接口驅(qū)動(dòng)電路12的輸入端單向連接。該高清晰度多媒體接口連接器11包括A型高清晰度多媒體接口和三個(gè)RCLAMP0524P芯片。該高清晰度多媒體接口驅(qū)動(dòng)電路12是由ADV7612芯片與其外圍電路組成。

參照?qǐng)D3，高清晰度多媒體接口連接器11中的A型高清晰度多媒體接口有19個(gè)管腳，其中1、3、4、6、7、9、10、12管腳為高速視頻數(shù)據(jù)差分信號(hào)輸入端口，這八個(gè)管腳分別與兩個(gè)RCLAMP0524P芯片的輸入端對(duì)應(yīng)連接，這兩個(gè)R CLAMP0524P芯片的輸出端分別連接到ADV7612視頻數(shù)據(jù)輸入端。A型高清晰度多媒體接口的15、16管腳分別為顯示數(shù)據(jù)通道時(shí)鐘端口DDC_SCL和顯示數(shù)據(jù)通道數(shù)據(jù)端口DDC_SDA，其分別連接至第三個(gè)RCLAMP0524P芯片輸入端，其輸出連接至ADV7612對(duì)應(yīng)管腳；管腳19連接在瞬態(tài)抑制TVS二極管輸入端，其輸出連接至ADV7612對(duì)應(yīng)管腳；管腳13為消費(fèi)類電子控制CEC通道信號(hào)線，連接到ADV7612的消費(fèi)類電子控制CEC端口來實(shí)現(xiàn)其功能；其余管腳為接地屏蔽管腳，分別下拉接地。

所述的三個(gè)RCLAMP0524P芯片均用于實(shí)現(xiàn)對(duì)傳輸數(shù)據(jù)的靜電保護(hù)功能，瞬態(tài)抑制TVS二極管實(shí)現(xiàn)熱插拔功能。

參照?qǐng)D4，ADV7612芯片為100個(gè)管腳的四方扁平式LQFP_EP表貼封裝，其中27-69管腳為視頻數(shù)據(jù)輸出管腳，為了與后續(xù)的視頻壓縮編碼模塊2的MB86H46芯片輸入相匹配，本發(fā)明輸出接口選擇8/16比特的數(shù)據(jù)輸出，相應(yīng)連接的是ADV7612的43-51和57-65管腳，其余管腳懸空；管腳42為使能管腳，連接視頻壓縮編碼模塊2的視頻使能管腳；管腳71為水平同步管腳，連接視頻壓縮編碼模塊2的視頻水平同步管腳；管腳72為垂直同步/場同步管腳，通過單刀雙擲開關(guān)分別連接視頻壓縮編碼模塊2的垂直同步管腳和場同步管腳；管腳73為視頻時(shí)鐘管腳，連接視頻壓縮編碼模塊2的視頻時(shí)鐘管腳；管腳74-81為音頻數(shù)據(jù)輸出端口，分別連接視頻壓縮編碼模塊2的音頻數(shù)據(jù)輸入端口。管腳89、90為時(shí)鐘輸入接口，通過在該兩管腳中間并接一個(gè)28.63636MHz的晶振來提供時(shí)鐘。管腳2、3、5、6、8、9、97、98、100為視頻數(shù)據(jù)輸入管腳，分別連接到高清晰度多媒體接口模塊1的視頻輸出端口以輸入視頻數(shù)據(jù)，83、84為ADV7612芯片的兩線式串行I2C控制線分別連接至FMC接口模塊6和主控模塊3，以實(shí)現(xiàn)對(duì)以上兩種配置方式的支持。

參照?qǐng)D5，視頻壓縮編碼模塊2由富士通公司的MB86H46芯片及其外圍電路組成。MB86H46芯片為650管腳球形觸點(diǎn)陣列FBGA封裝。其中管腳A15、B14為串行主機(jī)接口，分別連接到主控模塊3的STM8單片機(jī)串行接口。視頻輸入接口分別接入ADV7612輸出的視頻數(shù)據(jù)信號(hào)和視頻控制信號(hào)。MB86H46芯片支持集成電路內(nèi)置音頻I2S語音通信和索尼/飛利浦?jǐn)?shù)字音頻SPDIF語音通信兩種通信方式，本發(fā)明選擇集成電路內(nèi)置音頻I2S語音通信方式，對(duì)應(yīng)的MB86H46芯片的集成電路內(nèi)置音頻I2S語音接口分別連接ADV7612芯片語音數(shù)據(jù)信號(hào)接口和語音控制信號(hào)接口。MB86H46芯片的TS流輸出接口連接FMC模塊的視頻輸入端口。MB86H46芯片通過AJ5、AH5、AG5、AF5管腳連接至存儲(chǔ)模塊4，以實(shí)現(xiàn)串行外設(shè)存儲(chǔ)SPI-ROM。

參照?qǐng)D6，主控模塊3由STM8L151C8單片機(jī)芯片與其外圍電路組成。STM8L151C8單片機(jī)芯片為48引腳四方扁平式LQFP表貼封裝，其中管腳17、18連接到視頻壓縮編碼模塊2的MB86H46芯片的串口，以實(shí)現(xiàn)對(duì)其的控制；管腳37、38為兩線式串行I2C總線接口連接至高清晰度多媒體接口模塊1的兩線式串行I2C總線接口；管腳1、2為單總線SWIM調(diào)試接口；管腳3、4和44、45為兩對(duì)時(shí)鐘輸入端口，管腳3與4之間并接一個(gè)頻率為16MHZ的晶振，管腳44、45之間并接一個(gè)頻率為32.768KHZ的晶振。

參照?qǐng)D7，存儲(chǔ)模塊4由MX25PX80芯片與其外圍電路組成。MX25PX80芯片為8管腳雙側(cè)引腳扁平封裝芯片，其中管腳1、2、5、6為存儲(chǔ)功能實(shí)現(xiàn)管腳，分別連接至視頻壓縮編碼模塊2的串行外設(shè)SPI接口，管腳3與7分別通過上拉電阻連接至電源。

參照?qǐng)D8，F(xiàn)MC接口模塊采用160管腳的FMC_LPC連接器，其型號(hào)采用但不限于ASP-134604-01。該FMC_LPC的用戶定義管腳分別連接高清晰度多媒體接口模塊1的視頻信號(hào)輸出接口、視頻壓縮編碼模塊2的視頻信號(hào)輸出接口和主控模塊3的兩線式串行I2C總線接口。

本發(fā)明的工作原理如下：

電路系統(tǒng)工作時(shí)，外部視頻源提供的視頻數(shù)據(jù)首先經(jīng)過高清晰度多媒體接口模塊1的A型高清晰度多媒體接口轉(zhuǎn)換為高速差分?jǐn)?shù)據(jù)信號(hào)，然后傳輸給高清晰度多媒體接口驅(qū)動(dòng)電路12，該多媒體接口驅(qū)動(dòng)電路將該高速差分?jǐn)?shù)據(jù)信號(hào)解析為8/16bit的并行數(shù)據(jù)，然后輸出給視頻壓縮編碼模塊2的MB86H46芯片進(jìn)行壓縮編碼，壓縮編碼后形成的TS流數(shù)據(jù)經(jīng)由FMC接口6傳輸給FPGA模塊，由FPGA模塊5二次封裝后以進(jìn)行并串轉(zhuǎn)換后發(fā)送出去。主控模塊3的單片機(jī)通過異步串行總線完成視頻壓縮編碼模塊2的MB86H46芯片的加載與控制，F(xiàn)PGA模塊5通過兩線式串行I2C總線完成對(duì)ADV7612芯片的初始化與控制，同時(shí)通過該兩線式串行I2C總線與主控模塊3通信。存儲(chǔ)模塊4用來存儲(chǔ)MB86H46芯片的固件，上電后自動(dòng)向MB86H46芯片加載該固件。

以上描述僅是本發(fā)明的一個(gè)具體實(shí)例，不構(gòu)成對(duì)本發(fā)明的任何限制，顯然對(duì)于本領(lǐng)域的專業(yè)人員來說，在了解了本發(fā)明內(nèi)容和原理后，都可能在不背離本發(fā)明原理、結(jié)構(gòu)的情況下，進(jìn)行形式和細(xì)節(jié)上的各種修正和改變，但是這些基于本發(fā)明思想的修正和改變?nèi)栽诒景l(fā)明的權(quán)利要求保護(hù)范圍之內(nèi)。