本實(shí)用新型涉及信息安全技術(shù)領(lǐng)域，特別涉及一種面向AES算法的抗側(cè)信道攻擊的隨機(jī)掩碼防護(hù)密碼芯片。

背景技術(shù)：

側(cè)信道攻擊技術(shù)是針對(duì)加密電子設(shè)備在運(yùn)行過(guò)程中的時(shí)間消耗、功率消耗或電磁輻射之類(lèi)的側(cè)信道信息泄露而對(duì)加密設(shè)備進(jìn)行攻擊的方法，該方法可以低成本、快速、無(wú)損地提取出FPGA等密碼芯片中的密鑰，對(duì)密碼芯片安全性提出了嚴(yán)峻的挑戰(zhàn)。

AES算法能抵御數(shù)學(xué)模型分析的攻擊，但是對(duì)未加任何防護(hù)措施的AES算法，側(cè)信道攻擊能在很短的時(shí)間內(nèi)恢復(fù)其全部密鑰。針對(duì)AES算法的FPGA芯片進(jìn)行掩碼防護(hù)來(lái)完成加密功能，能有效地抵抗多種抗側(cè)信道攻擊。因此，有必要設(shè)計(jì)一種面向AES算法的抗側(cè)信道攻擊的隨機(jī)掩碼防護(hù)密碼芯片。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型所要解決的技術(shù)問(wèn)題是，克服以上背景技術(shù)中提到的不足和缺陷，提供一種面向AES算法的抗側(cè)信道攻擊的隨機(jī)掩碼防護(hù)密碼芯片，以提高密碼芯片的安全性。

為解決上述技術(shù)問(wèn)題，本實(shí)用新型的技術(shù)解決方案如下：一種面向AES算法的抗側(cè)信道攻擊的隨機(jī)掩碼防護(hù)密碼芯片，包括CPU、安全訪(fǎng)問(wèn)邏輯SAL、EEPROM存儲(chǔ)器、SRAM存儲(chǔ)器、隨機(jī)掩碼生成器、AES算法的FPGA、隨機(jī)掩碼補(bǔ)償電路，其特征在于：所述CPU、安全訪(fǎng)問(wèn)邏輯SAL、隨機(jī)掩碼生成器、AES算法的FPGA、隨機(jī)掩碼補(bǔ)償電路通過(guò)總線(xiàn)互聯(lián)；安全訪(fǎng)問(wèn)邏輯SAL分別與EEPROM存儲(chǔ)器、SRAM存儲(chǔ)器連接；隨機(jī)掩碼生成器與AES算法的FPGA、隨機(jī)掩碼補(bǔ)償電路連接。

所述的CPU，用于完成數(shù)據(jù)的運(yùn)算和相關(guān)控制功能。

所述的安全訪(fǎng)問(wèn)邏輯SAL，用于保證存儲(chǔ)器內(nèi)數(shù)據(jù)的安全性。

所述的EEPROM存儲(chǔ)器，用于存儲(chǔ)隨機(jī)掩碼和S盒。

所述的SRAM存儲(chǔ)器，用于存儲(chǔ)AES算法執(zhí)行過(guò)程中產(chǎn)生的中間數(shù)據(jù)。

所述的隨機(jī)掩碼生成器，用于為AES算法提供隨機(jī)掩碼。

所述的AES算法的FPGA，用于裝載和運(yùn)行AES算法。

所述的隨機(jī)掩碼補(bǔ)償電路，用于消除AES算法各輪的掩碼，還原真實(shí)的輸出值。

有益效果：本實(shí)用新型一種面向AES算法的抗側(cè)信道攻擊的隨機(jī)掩碼防護(hù)密碼芯片，對(duì)使用AES算法的FPGA芯片進(jìn)行掩碼防護(hù)來(lái)完成加密功能，優(yōu)化了AES算法，可以有效地抵抗多種側(cè)信道攻擊，提高了密碼芯片的安全性。

附圖說(shuō)明

圖1為一種面向AES算法的抗側(cè)信道攻擊的隨機(jī)掩碼防護(hù)密碼芯片的總體結(jié)構(gòu)示意圖。

圖2為隨機(jī)掩碼產(chǎn)生、補(bǔ)償過(guò)程的工作原理圖。

具體實(shí)施方式

為了便于理解本實(shí)用新型，下文將結(jié)合說(shuō)明書(shū)附圖和較佳的實(shí)施例對(duì)本文實(shí)用新型做更全面、細(xì)致地描述，但本實(shí)用新型的保護(hù)范圍并不限于一下具體實(shí)施例。

除非另有定義，下文中所使用的所有專(zhuān)業(yè)術(shù)語(yǔ)與本領(lǐng)域技術(shù)人員通常理解含義相同。本文中所使用的專(zhuān)業(yè)術(shù)語(yǔ)只是為了描述具體實(shí)施例的目的，并不是旨在限制本實(shí)用新型的保護(hù)范圍。

實(shí)施例

如圖1所示，本實(shí)用新型一種面向AES算法的抗側(cè)信道攻擊的隨機(jī)掩碼防護(hù)密碼芯片的一種實(shí)施例，包括CPU（1）、安全訪(fǎng)問(wèn)邏輯SAL（2）、EEPROM存儲(chǔ)器（3）、SRAM存儲(chǔ)器（4）、隨機(jī)掩碼生成器（5）、AES算法的FPGA（6）、隨機(jī)掩碼補(bǔ)償電路（7），其特征在于：所述CPU（1）、安全訪(fǎng)問(wèn)邏輯SAL（2）、隨機(jī)掩碼生成器（5）、AES算法的FPGA（6）、隨機(jī)掩碼補(bǔ)償電路（7）通過(guò)總線(xiàn)互聯(lián)；安全訪(fǎng)問(wèn)邏輯SAL（2）分別與EEPROM存儲(chǔ)器（3）、SRAM存儲(chǔ)器（4）連接；隨機(jī)掩碼生成器（5）與AES算法的FPGA（6）、隨機(jī)掩碼補(bǔ)償電路（7）連接；所述的CPU，用于完成數(shù)據(jù)的運(yùn)算和相關(guān)控制功能；所述的安全訪(fǎng)問(wèn)邏輯SAL，用于保證存儲(chǔ)器內(nèi)數(shù)據(jù)的安全性；所述的EEPROM存儲(chǔ)器，用于存儲(chǔ)隨機(jī)掩碼和S盒；所述的SRAM存儲(chǔ)器，用于存儲(chǔ)AES算法執(zhí)行過(guò)程中產(chǎn)生的中間數(shù)據(jù)；所述的隨機(jī)掩碼生成器，用于為AES算法提供隨機(jī)掩碼；所述的AES算法的FPGA，用于裝載和運(yùn)行AES算法；所述的隨機(jī)掩碼補(bǔ)償電路，用于消除AES算法各輪的掩碼，還原真實(shí)的輸出值。

進(jìn)一步的，上述實(shí)施例中所述的一種面向AES算法的抗側(cè)信道攻擊的隨機(jī)掩碼防護(hù)密碼芯片可采用如圖2所示的工作原理實(shí)現(xiàn)掩碼的產(chǎn)生和補(bǔ)償。具體的如圖2所示，包括隨機(jī)掩碼生成器（5）、AES算法的FPGA（6）、隨機(jī)掩碼補(bǔ)償電路（7）。隨機(jī)掩碼生成器隨機(jī)地產(chǎn)生16個(gè)8位常量m₀，m₁，m₂，…，m₁₅，組成一個(gè)掩碼序列M_i={m₀，m₁，m₂，…，m₁₅}，M_i先與密鑰進(jìn)行異或運(yùn)算，然后再與明文x進(jìn)行異或運(yùn)算，這樣就不會(huì)暴露密鑰，實(shí)現(xiàn)了對(duì)密鑰的掩碼防護(hù)；（Mi⊕密鑰）⊕明文的結(jié)果做為AES算法的FPGA的輸入，AES算法的FPGA逐輪地運(yùn)行AES算法；AES算法的FPGA的輸出端與隨機(jī)掩碼補(bǔ)償電路相連；隨機(jī)掩碼補(bǔ)償電路對(duì)上一輪加密操作進(jìn)行掩碼補(bǔ)償操作，消除附帶的掩碼，還原真實(shí)的輸出值，同時(shí)再添上新的掩碼M_i+1，開(kāi)始新一輪的加密，最后一輪結(jié)束前進(jìn)行掩碼補(bǔ)償操作，消除掩碼，輸出正確的密文c。