本實(shí)用新型屬于電子系統(tǒng)技術(shù)領(lǐng)域，具體涉及一種三通道Ka頻段擴(kuò)頻信號一體化處理設(shè)備。

背景技術(shù)：

采用直接序列擴(kuò)頻(CDMA)技術(shù)已經(jīng)在現(xiàn)代無線通信領(lǐng)域得到了廣泛的使用，在航天領(lǐng)域也大量采用CDMA技術(shù)進(jìn)行航天器的測控和星間通信。同時，直接利用CDMA中的擴(kuò)頻偽碼可以完成高精度的測距。

本實(shí)用新型利用CDMA技術(shù)實(shí)現(xiàn)了三個通道的收發(fā)功能，能夠滿足三個通道的同時數(shù)據(jù)傳輸和測距功能。三個通道的射頻前端均采用Ka頻段信號，一體化設(shè)計(jì)降低了系統(tǒng)實(shí)現(xiàn)的體積和功率消耗。

技術(shù)實(shí)現(xiàn)要素：

有鑒于此，本實(shí)用新型提供了一種三通道Ka頻段擴(kuò)頻信號一體化處理設(shè)備，能夠?qū)⑷ǖ郎漕l、基帶一體化擴(kuò)頻信號發(fā)射和接收處理進(jìn)行高度集成。

實(shí)現(xiàn)本實(shí)用新型的技術(shù)方案如下：

一種三通道Ka頻段擴(kuò)頻信號一體化處理設(shè)備，包括頻率合成器、通道A、通道B、通道C和基帶；外圍設(shè)備包括天線組件；

其中，通道A、通道B和通道C均包括調(diào)制器MOD1、調(diào)制器MOD2、90°電橋、合路器、放大器A1、射頻濾波器F1、調(diào)制器MOD3、射頻濾波器F2、放大器A2，低噪聲放大器A3、射頻濾波器F3、調(diào)制器MOD4、中頻濾波器F4和放大器A4；

通道A連接關(guān)系為：90°電橋的輸入端連接頻率合成器FL_A信號輸出端，90°電橋包括兩個輸出端，兩個輸出端分別連接調(diào)制器MOD1的一個輸入端和調(diào)制器MOD2的一個輸入端，調(diào)制器MOD1的另一個輸入連接基帶SRAM型FPGA的輸出端BB_A,I，調(diào)制器MOD2的另一個輸入端連接基帶SRAM型FPGA的輸出端BB_A,Q，調(diào)制器MOD1的輸出端和MOD2的輸出端均連接合路器的輸入端，合路器的輸出端連接放大器A1的輸入端，放大器A1的輸出端連接射頻濾波器F1的輸入端，射頻濾波器F1的輸出端連接調(diào)制器MOD3的輸入端，調(diào)制器MOD3的另一個輸入端連接頻率合成器LOT_A信號輸出端，調(diào)制器MOD3的輸出端連接射頻濾波器F2的輸入端，射頻濾波器F2的輸出端連接放大器A2的輸入端，放大器A2輸出端連接天線組件，低噪聲放大器A3輸入端連接天線組件，低噪聲放大器A3的輸出端連接射頻濾波器F3的輸入端，射頻濾波器F3的輸出端接到調(diào)制器MOD4的輸入端，調(diào)制器MOD4的另一個輸入端連接頻率合成器LOR_A信號輸出端，調(diào)制器MOD4的輸出端連接中頻濾波器F4的輸入端，中頻濾波器F4的輸出端連接放大器A4的輸入端，放大器A4的輸出端連接基帶的模數(shù)變換器ADC的IF_A輸入端；

通道B連接關(guān)系為：90°電橋的輸入端連接頻率合成器FL_B信號輸出端，90°電橋包括兩個輸出端，兩個輸出端分別連接調(diào)制器MOD1的一個輸入端和調(diào)制器MOD2的一個輸入端，調(diào)制器MOD1的另一個輸入連接基帶SRAM型FPGA的輸出端BB_B,I，調(diào)制器MOD2的另一個輸入端連接基帶SRAM型FPGA的輸出端BB_B,Q，調(diào)制器MOD1的輸出端和MOD2的輸出端均連接合路器的輸入端，合路器的輸出端連接放大器A1的輸入端，放大器A1的輸出端連接射頻濾波器F1的輸入端，射頻濾波器F1的輸出端連接調(diào)制器MOD3的輸入端，調(diào)制器MOD3的另一個輸入端連接頻率合成器LOT_B信號輸出端，調(diào)制器MOD3的輸出端連接射頻濾波器F2的輸入端，射頻濾波器F2的輸出端連接放大器A2的輸入端，放大器A2輸出端連接天線組件，低噪聲放大器A3輸入端連接天線組件，低噪聲放大器A3的輸出端連接射頻濾波器F3的輸入端，射頻濾波器F3的輸出端接到調(diào)制器MOD4的輸入端，調(diào)制器MOD4的另一個輸入端連接頻率合成器LOR_B信號輸出端，調(diào)制器MOD4的輸出端連接中頻濾波器F4的輸入端，中頻濾波器F4的輸出端連接放大器A4的輸入端，放大器A4的輸出端連接基帶的模數(shù)變換器ADC的IF_B輸入端；

通道C連接關(guān)系為：90°電橋的輸入端連接頻率合成器FL_C信號輸出端，90°電橋包括兩個輸出端，兩個輸出端分別連接調(diào)制器MOD1的一個輸入端和調(diào)制器MOD2的一個輸入端，調(diào)制器MOD1的另一個輸入連接基帶SRAM型FPGA的輸出端BB_C,I，調(diào)制器MOD2的另一個輸入端連接基帶SRAM型FPGA的輸出端BB_C,Q，調(diào)制器MOD1的輸出端和MOD2的輸出端均連接合路器的輸入端，合路器的輸出端連接放大器A1的輸入端，放大器A1的輸出端連接射頻濾波器F1的輸入端，射頻濾波器F1的輸出端連接調(diào)制器MOD3的輸入端，調(diào)制器MOD3的另一個輸入端連接頻率合成器LOT_C信號輸出端，調(diào)制器MOD3的輸出端連接射頻濾波器F2的輸入端，射頻濾波器F2的輸出端連接放大器A2的輸入端，放大器A2輸出端連接天線組件，低噪聲放大器A3輸入端連接天線組件，低噪聲放大器A3的輸出端連接射頻濾波器F3的輸入端，射頻濾波器F3的輸出端接到調(diào)制器MOD4的輸入端，調(diào)制器MOD4的另一個輸入端連接頻率合成器LOR_C信號輸出端，調(diào)制器MOD4的輸出端連接中頻濾波器F4的輸入端，中頻濾波器F4的輸出端連接放大器A4的輸入端，放大器A4的輸出端連接基帶的模數(shù)變換器ADC的IF_C輸入端；

基帶包括時鐘生成電路、模數(shù)變換器ADC、SRAM型FPGA、同步RS422接口電路、反熔絲FPGA、FPGA配置PROM、FPGA重構(gòu)Flash、數(shù)字信號處理器DSP、DSP SRAM、DSP PROM和DSP重構(gòu)Flash；

基帶的連接關(guān)系為：時鐘生成電路的輸入端連接頻率合成器的80MHz時鐘信號輸出端，時鐘生成電路包括兩個輸出端，一個輸出端連接模數(shù)變換器ADC的一個輸入端，另一個輸出端連接SRAM型FPGA的輸入端，模數(shù)變換器ADC的輸出端連接SRAM型FPGA的輸入端，SRAM型FPGA還與同步RS422接口電路以及反熔絲FPGA連接，F(xiàn)PGA配置PROM和FPGA重構(gòu)Flash分別與反熔絲FPGA相連，數(shù)字信號處理器DSP通過EMIF總線與反熔絲FPGA、SRAM型FPGA、DSP SRAM、DSP PROM、DSP重構(gòu)Flash相連。

有益效果：

1、本實(shí)用新型基帶模塊和頻率合成器模塊均為三個通道共用，降低了設(shè)備體積和功耗。

2、本實(shí)用新型在基帶模塊增加的反熔絲FPGA，實(shí)現(xiàn)了SRAM型FPGA的配置、刷新和DSP、SRAM型FPGA程序的在軌上注，提高了單機(jī)在空間輻射環(huán)境條件下的工作可靠性，同時使得單機(jī)的功能能夠?qū)崿F(xiàn)在軌更新。

附圖說明

圖1為本實(shí)用新型擴(kuò)頻信號一體化處理設(shè)備的組成原理框圖。

圖2為本實(shí)用新型設(shè)備通道A的組成框圖。

圖3為本實(shí)用新型設(shè)備基帶模塊的組成框圖。

具體實(shí)施方式

下面結(jié)合附圖并舉實(shí)施例，對本實(shí)用新型進(jìn)行詳細(xì)描述。

如圖1所示，本實(shí)用新型提供了一種三通道Ka頻段擴(kuò)頻信號一體化處理設(shè)備，包括頻率合成器、通道A、通道B、通道C(三個通道構(gòu)成完全一致且相互獨(dú)立)和基帶；外圍設(shè)備包括天線組件；

其中頻率合成器接收10MHz和10.23MHz外來時鐘信號，輸出80MHz信號至基帶，輸出本振正弦信號FL_A(連接到射頻通道A的90°電橋輸入端)、LOR_A(連接到射頻通道A的MOD4輸入端)、LOT_A(連接到射頻通道A的MOD3輸入端)到射頻通道A，輸出本振正弦信號FL_B(連接到射頻通道B的90°電橋輸入端)、LOR_B(連接到射頻通道B的MOD4輸入端)、LOT_B(連接到射頻通道B的MOD3輸入端)到射頻通道B，輸出本振正弦信號FL_C(連接到射頻通道C的90°電橋輸入端)、LOR_C(連接到射頻通道C的MOD4輸入端)、LOT_C(連接到射頻通道C的MOD3輸入端)到射頻導(dǎo)通C，射頻通道A、B、C分別還接收來自于天線組件射頻信號RX_A、RX_B、RX_C，處理完后輸出中頻信號IF_A、IF_B、IF_C(連接到基帶的模數(shù)變換器ADC輸入端)到基帶模塊，接收來自于基帶模塊的數(shù)字基頻正交信號BB_A,I、BB_A,Q、BB_B,I、BB_B,Q、BB_C,I、BB_C,Q(均來自于基帶的SRAM型FPGA輸出端)，處理完后生成TX_A、TX_B、TX_C輸出到天線組件。另外，基帶的SRAM型FPGA還通過同步RS422接口與星載計(jì)算機(jī)交互數(shù)據(jù)，SRAM型FPGA接收外部輸入秒脈沖信號1PPS作為測距的基準(zhǔn)。

頻率合成器接收10MHz和10.23MHz高穩(wěn)時鐘，產(chǎn)生基帶需要的80MHz工作時鐘，同時還生成三個射頻通道A、B、C所需要QPSK調(diào)制頻率源FL_A、FL_B、FL_C和上下變頻本振信號LOR_A和LOT_A、LOR_B和LOT_B、LOR_C和LOT_C。射頻通道A、B、C分別完成三個通道信號的上下變頻和濾波處理?；鶐瓿山邮招盘柲?shù)轉(zhuǎn)換和數(shù)字解調(diào)和生成發(fā)射擴(kuò)頻基帶信號。

其中，通道A、通道B和通道C均包括調(diào)制器MOD1、調(diào)制器MOD2、90°電橋、合路器、放大器A1、射頻濾波器F1、調(diào)制器MOD3、射頻濾波器F2、放大器A2，低噪聲放大器A3、射頻濾波器F3、調(diào)制器MOD4、中頻濾波器F4和放大器A4；

如圖2所示，通道A連接關(guān)系為：90°電橋的輸入端連接頻率合成器FL_A信號輸出端，90°電橋包括兩個輸出端，兩個輸出端分別連接調(diào)制器MOD1的一個輸入端和調(diào)制器MOD2的一個輸入端，調(diào)制器MOD1的另一個輸入連接基帶SRAM型FPGA的輸出端BB_A,I，調(diào)制器MOD2的另一個輸入端連接基帶SRAM型FPGA的輸出端BB_A,Q，調(diào)制器MOD1的輸出端和MOD2的輸出端均連接合路器的輸入端，合路器的輸出端連接放大器A1的輸入端，放大器A1的輸出端連接射頻濾波器F1的輸入端，射頻濾波器F1的輸出端連接調(diào)制器MOD3的輸入端，調(diào)制器MOD3的另一個輸入端連接頻率合成器LOT_A信號輸出端，調(diào)制器MOD3的輸出端連接射頻濾波器F2的輸入端，射頻濾波器F2的輸出端連接放大器A2的輸入端，放大器A2輸出端連接天線組件，低噪聲放大器A3輸入端連接天線組件，低噪聲放大器A3的輸出端連接射頻濾波器F3的輸入端，射頻濾波器F3的輸出端接到調(diào)制器MOD4的輸入端，調(diào)制器MOD4的另一個輸入端連接頻率合成器LOR_A信號輸出端，調(diào)制器MOD4的輸出端連接中頻濾波器F4的輸入端，中頻濾波器F4的輸出端連接放大器A4的輸入端，放大器A4的輸出端連接基帶的模數(shù)變換器ADC的IF_A輸入端；

以A通道為例，B、C通道與A通道完全相同。發(fā)射通道首先對I、Q兩路基帶信號(BB_A,I、BB_A,Q)進(jìn)行QPSK調(diào)制(含MOD1、MOD2和90°電橋)并進(jìn)行合路，隨后進(jìn)行放大(A1)、濾波(F1)和一次上變頻至Ka頻段(MOD3)，隨后在Ka頻段進(jìn)一步濾波(F2)和放大(A2)處理后輸出(為TX_A)。接收通道首先對來自于天線的微弱信號RX_A進(jìn)行放大(A3)和濾波(F3)，隨后和本振信號LOR_A進(jìn)行一次混頻至中頻信號(MOD4)，對中頻信號進(jìn)一步濾波(F4)和放大(A4)處理后(為IF_A)輸出到基帶信號處理模塊。

通道B連接關(guān)系為：90°電橋的輸入端連接頻率合成器FL_B信號輸出端，90°電橋包括兩個輸出端，兩個輸出端分別連接調(diào)制器MOD1的一個輸入端和調(diào)制器MOD2的一個輸入端，調(diào)制器MOD1的另一個輸入連接基帶SRAM型FPGA的輸出端BB_B,I，調(diào)制器MOD2的另一個輸入端連接基帶SRAM型FPGA的輸出端BB_B,Q，調(diào)制器MOD1的輸出端和MOD2的輸出端均連接合路器的輸入端，合路器的輸出端連接放大器A1的輸入端，放大器A1的輸出端連接射頻濾波器F1的輸入端，射頻濾波器F1的輸出端連接調(diào)制器MOD3的輸入端，調(diào)制器MOD3的另一個輸入端連接頻率合成器LOT_B信號輸出端，調(diào)制器MOD3的輸出端連接射頻濾波器F2的輸入端，射頻濾波器F2的輸出端連接放大器A2的輸入端，放大器A2輸出端連接天線組件，低噪聲放大器A3輸入端連接天線組件，低噪聲放大器A3的輸出端連接射頻濾波器F3的輸入端，射頻濾波器F3的輸出端接到調(diào)制器MOD4的輸入端，調(diào)制器MOD4的另一個輸入端連接頻率合成器LOR_B信號輸出端，調(diào)制器MOD4的輸出端連接中頻濾波器F4的輸入端，中頻濾波器F4的輸出端連接放大器A4的輸入端，放大器A4的輸出端連接基帶的模數(shù)變換器ADC的IF_B輸入端；

通道C連接關(guān)系為：90°電橋的輸入端連接頻率合成器FL_C信號輸出端，90°電橋包括兩個輸出端，兩個輸出端分別連接調(diào)制器MOD1的一個輸入端和調(diào)制器MOD2的一個輸入端，調(diào)制器MOD1的另一個輸入連接基帶SRAM型FPGA的輸出端BB_C,I，調(diào)制器MOD2的另一個輸入端連接基帶SRAM型FPGA的輸出端BB_C,Q，調(diào)制器MOD1的輸出端和MOD2的輸出端均連接合路器的輸入端，合路器的輸出端連接放大器A1的輸入端，放大器A1的輸出端連接射頻濾波器F1的輸入端，射頻濾波器F1的輸出端連接調(diào)制器MOD3的輸入端，調(diào)制器MOD3的另一個輸入端連接頻率合成器LOT_C信號輸出端，調(diào)制器MOD3的輸出端連接射頻濾波器F2的輸入端，射頻濾波器F2的輸出端連接放大器A2的輸入端，放大器A2輸出端連接天線組件，低噪聲放大器A3輸入端連接天線組件，低噪聲放大器A3的輸出端連接射頻濾波器F3的輸入端，射頻濾波器F3的輸出端接到調(diào)制器MOD4的輸入端，調(diào)制器MOD4的另一個輸入端連接頻率合成器LOR_C信號輸出端，調(diào)制器MOD4的輸出端連接中頻濾波器F4的輸入端，中頻濾波器F4的輸出端連接放大器A4的輸入端，放大器A4的輸出端連接基帶的模數(shù)變換器ADC的IF_C輸入端；

如圖3所示，基帶包括時鐘生成電路、模數(shù)變換器ADC、SRAM型FPGA、同步RS422接口電路、反熔絲FPGA、FPGA配置PROM、FPGA重構(gòu)Flash、數(shù)字信號處理器DSP、DSP SRAM、DSP PROM和DSP重構(gòu)Flash；

基帶的連接關(guān)系為：時鐘生成電路的輸入端連接頻率合成器的80MHz時鐘信號輸出端，時鐘生成電路包括兩個輸出端，一個輸出端連接模數(shù)變換器ADC的一個輸入端，另一個輸出端連接SRAM型FPGA的輸入端，模數(shù)變換器ADC的輸出端連接SRAM型FPGA的輸入端，SRAM型FPGA還與同步RS422接口電路以及反熔絲FPGA連接，F(xiàn)PGA配置PROM和FPGA重構(gòu)Flash分別與反熔絲FPGA相連，數(shù)字信號處理器DSP通過EMIF總線與反熔絲FPGA、SRAM型FPGA、DSP SRAM、DSP PROM、DSP重構(gòu)Flash相連。

信號接收時，中頻模擬信號首先被模數(shù)轉(zhuǎn)換器ADC采樣量化，采樣時鐘頻率為80MHz，然后經(jīng)過550萬門SRAM型FPGA進(jìn)行解調(diào)處理，解調(diào)I路數(shù)據(jù)得到傳輸數(shù)據(jù)，解調(diào)Q路得到偽距，并將二者通過同步RS422接口送到星載計(jì)算機(jī)。信號發(fā)送時，星載計(jì)算機(jī)將待轉(zhuǎn)發(fā)數(shù)據(jù)幀送入550萬門SRAM型FPGA擴(kuò)頻調(diào)制輸出。設(shè)計(jì)中增加了反熔絲FPGA，反熔絲FPGA具有不易受到空間粒子影響的優(yōu)點(diǎn)，主要完成550萬門SRAM型FPGA初始加載配置控制和定時刷新。反熔絲FPGA配合DSP還可以完成550萬門SRAM型FPGA和DSP的程序的在軌上注，分別注入FPGA重構(gòu)Flash和DSP重構(gòu)Flash。新增的反熔絲FPGA提高了單機(jī)工作的可靠性，同時使得單機(jī)的功能能夠?qū)崿F(xiàn)在軌更新。

綜上所述，以上僅為本實(shí)用新型的較佳實(shí)施例而已，并非用于限定本實(shí)用新型的保護(hù)范圍。凡在本實(shí)用新型的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。