技術(shù)總結(jié)
本發(fā)明涉及模擬集成電路設(shè)計(jì)領(lǐng)域，為實(shí)現(xiàn)充分發(fā)揮電荷域無噪聲累加，數(shù)字域累加芯片面積小、無累加上限的優(yōu)點(diǎn)，同時(shí)又不對(duì)電荷域累加時(shí)的傳輸效率和滿阱容量以及數(shù)字域累加時(shí)ADC的速度提出過高要求，本發(fā)明采用的技術(shù)方案是，電荷與數(shù)字混合累加型CMOS?TDI圖像傳感器，由像素陣列、列并行ADC陣列、列并行數(shù)字域累加陣列、移位寄存器、時(shí)序控制模塊構(gòu)成，像素陣列大小為L(zhǎng)列N行，像素陣列中N行像素分成K個(gè)子像素陣列，每個(gè)子像素陣列由M行像素和一個(gè)讀出電路組成；每個(gè)子像素陣列各級(jí)之間采用電荷累加方式，K個(gè)子陣列之間采用數(shù)字累加方式，其中N＝M×K。本發(fā)明主要應(yīng)用于集成電路設(shè)計(jì)。

技術(shù)研發(fā)人員：高靜;黃蕊;聶凱明;徐江濤
受保護(hù)的技術(shù)使用者：天津大學(xué)
文檔號(hào)碼：201610970573
技術(shù)研發(fā)日：2016.11.04
技術(shù)公布日：2017.02.22