本發(fā)明屬于網(wǎng)絡(luò)通信技術(shù)領(lǐng)域，尤其涉及一種IP網(wǎng)絡(luò)測試儀的時間同步裝置。

背景技術(shù)：

時延是評價網(wǎng)絡(luò)設(shè)備(或系統(tǒng))性能或質(zhì)量的一項重要參數(shù)，對于承載了語音或視頻業(yè)務(wù)的網(wǎng)絡(luò)系統(tǒng)尤為重要。網(wǎng)絡(luò)設(shè)備(或系統(tǒng))時延測試有兩種方法：一種是往返時延測試，另一種是直接單向時延測試。往返時延測試通常采用ICMP echo/reply，TCP SYN/ACK手段，由于發(fā)送和返回會存在路徑不對稱情況，故這種測試方法不夠精確。對于網(wǎng)絡(luò)設(shè)備的時延性能測試需求必須使用網(wǎng)絡(luò)測試儀采取單向時延測試方法進行測試。

如圖1所示，用網(wǎng)絡(luò)測試儀測試網(wǎng)絡(luò)設(shè)備(或系統(tǒng))的時延參數(shù)時，會遇到下面三種情況：(a)被測設(shè)備(或系統(tǒng))對接單測試主機內(nèi)的多個模塊測試時延；(b)被測設(shè)備(或系統(tǒng))對接多測試主機測試時延；(c)異地被測設(shè)備(或系統(tǒng))分別對接異地測試主機測試時延。

上述提到的三種時延測試場景，需要測試儀的模塊之間，測試儀主機之間，異地測試儀主機之間有共同的時基參考(相同的觸發(fā)時刻和系統(tǒng)內(nèi)的絕對時間)才能準(zhǔn)確測出網(wǎng)絡(luò)設(shè)備的時延參數(shù)。

當(dāng)前網(wǎng)絡(luò)設(shè)備已經(jīng)在使用的同步技術(shù)有1588，SYNCE,NTP,GPS。其中1588和SYNCE，NTP是在網(wǎng)絡(luò)設(shè)備的業(yè)務(wù)端口發(fā)送1588報文和SYNCE,NTP報文實現(xiàn)的，在報文中提取時戳。GPS同步，則是直接通過GPS天線接收信號，恢復(fù)出1PPS或其他頻率以及UTC時間信息。

對于IP網(wǎng)絡(luò)測試儀產(chǎn)品，如果完全采用網(wǎng)絡(luò)設(shè)備的同步實現(xiàn)方式，則需要每個測試端口上都能實現(xiàn)Master/Slave發(fā)送/接收1588，NTP或SYNCE報文，這會極大增加單端口的成本。如果采用天線接收GPS信號實現(xiàn)GPS同步，同樣會較大地增加單臺測試儀的成本。

技術(shù)實現(xiàn)要素：

針對現(xiàn)有技術(shù)之不足，本發(fā)明提供了一種IP網(wǎng)絡(luò)測試儀的時間同步裝置，其包括FPGA處理器、PHY芯片、PLL鎖相環(huán)、恒溫晶體振蕩器和以下物理接口：1588報文輸入、主機級聯(lián)SYNC輸入、主機級聯(lián)SYNC輸出、UTC時間輸入、1PPS頻率/時間輸入、10MHz頻率輸入，其中，

1588報文輸入接口經(jīng)由PHY芯片連接至FPGA處理器，主機級聯(lián)SYNC輸入、主機級聯(lián)SYNC輸出、UTC時間輸入、1PPS頻率/時間輸入接口分別連接至所述FPGA處理器，10MHz頻率輸入接口和所述恒溫晶體振蕩器經(jīng)由PLL鎖相環(huán)連接至所述FPGA處理器；

所述FPGA處理器與網(wǎng)絡(luò)測試儀的主控CPU具有通信連接，所述FPGA處理器還連接至測試模塊，以便輸出1PPS頻率和TeleSync同步時間信息至所述測試模塊；所述PLL鎖相環(huán)連接至所述測試模塊，以輸出25MHz頻率信息至所述測試模塊。

根據(jù)一個優(yōu)選實施方式，所述FPGA處理器包括PTP模塊、MUX模塊以及時鐘模塊，其中，所述PTP模塊和所述時鐘模塊分別連接至所述MUX模塊，所述1588報文輸入接口經(jīng)由PHY芯片連接至所述PTP模塊，所述主機級聯(lián)SYNC輸入、主機級聯(lián)SYNC輸出、UTC時間輸入、1PPS頻率/時間輸入接口分別連接至所述MUX模塊。

根據(jù)一個優(yōu)選實施方式，當(dāng)本地網(wǎng)絡(luò)測試儀作為同步主設(shè)備時，利用所述FPGA處理器內(nèi)部的時鐘模塊生產(chǎn)時間信息，經(jīng)過MUX模塊輸出1PPS頻率和TeleSync時間信息給本機內(nèi)的測試模塊；所述測試模塊的25MHz基準(zhǔn)輸入由恒溫晶體振蕩器提供；MUX模塊同時輸出同步信息到SYNC輸出接口，用于連接其他從屬模式下的網(wǎng)絡(luò)測試儀。

根據(jù)一個優(yōu)選實施方式，當(dāng)本地網(wǎng)絡(luò)測試儀作為同步從設(shè)備時，通過SYNC輸入接口連接本地的工作在主模式下的測試儀，所述SYNC輸入接口包含1路1PPS頻率和1路TeleSync同步時間信息。

根據(jù)一個優(yōu)選實施方式，當(dāng)本地網(wǎng)絡(luò)測試儀作為同步從設(shè)備時，通過1588報文輸入接口連接到本地的1588網(wǎng)絡(luò)中，1588同步報文進入同步模塊中的PHY芯片，由PHY芯片在物理層提取時戳，時戳提取后輸出觸發(fā)給FPGA處理器，F(xiàn)PGA處理器輸出1PPS到PPL鎖相環(huán)中產(chǎn)出25MHz頻率，然后將1PPS頻率、TeleSync同步時間信息、和25MHz頻率發(fā)送給本機內(nèi)的所有測試模塊。

根據(jù)一個優(yōu)選實施方式，當(dāng)本地網(wǎng)絡(luò)測試儀作為同步從設(shè)備時，通過UTC時間輸入接口和1PPS頻率/時間輸入接口連接GPS時間服務(wù)器，1PPS和UTC信號進入MUX模塊處理后輸出1PPS頻率和TeleSync時間信息，1PPS頻率通過PLL鎖相環(huán)產(chǎn)生25MHz頻率，時間同步裝置將1PPS頻率、TeleSync時間信息和25MHz頻率發(fā)送給本機內(nèi)的所有測試模塊。

根據(jù)一個優(yōu)選實施方式，當(dāng)本地網(wǎng)絡(luò)測試儀作為同步從設(shè)備時，通過1PPS頻率/時間輸入接口連接IRIG-B時間服務(wù)器，F(xiàn)PGA處理器對1FPS信號進行處理后輸出1PPS頻率和TeleSync時間信息，1PPS頻率通過PLL鎖相環(huán)產(chǎn)生25MHz頻率，時間同步裝置將1PPS頻率、TeleSync時間信息和25MHz頻率發(fā)送給本機內(nèi)的所有測試模塊。

本發(fā)明具有以下有益技術(shù)效果：

本發(fā)明的IP網(wǎng)絡(luò)測試儀的時間同步裝置能夠適用于網(wǎng)絡(luò)測試儀作為同步主設(shè)備和從設(shè)備的情形，此外，時間同步裝置能夠接入GPS時鐘源，1588網(wǎng)絡(luò)，IRIG時鐘源，相較于現(xiàn)有的網(wǎng)絡(luò)設(shè)備同步方法，具有適用范圍廣、時延測試的準(zhǔn)確度高的優(yōu)點，同時還大大降低了同步所需求的成本。

附圖說明

圖1是現(xiàn)有技術(shù)中采用網(wǎng)絡(luò)測試儀測試網(wǎng)絡(luò)設(shè)備的時延參數(shù)的示意圖；

圖2是本發(fā)明的IP網(wǎng)絡(luò)測試儀的時間同步裝置的結(jié)構(gòu)示意圖；

具體實施方式

下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地說明，所描述的實施例僅為本發(fā)明的部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域技術(shù)人員所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

如圖2所示，本發(fā)明的IP網(wǎng)絡(luò)測試儀的時間同步裝置包括FPGA處理器、PHY芯片、PLL鎖相環(huán)、恒溫晶體振蕩器和以下物理接口：1588報文輸入、主機級聯(lián)SYNC輸入、主機級聯(lián)SYNC輸出、UTC時間輸入、1PPS頻率/時間輸入、10MHz頻率輸入接口。

1588報文輸入接口經(jīng)由PHY芯片連接至FPGA處理器，主機級聯(lián)SYNC輸入、主機級聯(lián)SYNC輸出、UTC時間輸入、1PPS頻率/時間輸入接口分別連接至FPGA處理器。10MHz頻率輸入接口和恒溫晶體振蕩器經(jīng)由PLL鎖相環(huán)連接至FPGA處理器。

FPGA處理器與網(wǎng)絡(luò)測試儀的主控CPU具有通信連接，F(xiàn)PGA處理器還連接至測試模塊，以便輸出1PPS頻率和TeleSync同步時間信息至測試模塊。PLL鎖相環(huán)連接至測試模塊，PLL鎖相環(huán)能夠輸出25MHz頻率信息至測試模塊。

具體地，F(xiàn)PGA處理器包括PTP模塊、MUX模塊以及時鐘模塊。其中，PTP模塊和時鐘模塊分別連接至MUX模塊，1588報文輸入接口經(jīng)由PHY芯片連接至PTP模塊，主機級聯(lián)SYNC輸入、主機級聯(lián)SYNC輸出、UTC時間輸入、1PPS頻率/時間輸入接口分別連接至MUX模塊。

下面對IP網(wǎng)絡(luò)測試儀的時鐘同步裝置的工作原理進行具體說明：

時鐘同步裝置可以接受四種基準(zhǔn)輸入，分別是1588同步報文，GPS頻率/時間，IRIG-B頻率/時間，自定義級聯(lián)頻率/時間。在沒有上述四種輸入的情況下，同步裝置內(nèi)可以自己產(chǎn)生頻率和時間信息。同步裝置需要在上述五種同步源中選擇其中一種，經(jīng)過校準(zhǔn)后發(fā)送給每一個測試模塊，這樣每個測試端口都能夠同步開始和結(jié)束，從而保證了時延測試的準(zhǔn)確性。

圖2中的Host CPU為測試儀主控CPU，用于下發(fā)一些時鐘模塊的配置數(shù)據(jù)，在測試儀主機上運行的程序上可以通過界面選擇同步源，觀察同步狀態(tài)，即是否鎖定。

如圖2所示，當(dāng)測試儀作為同步主設(shè)備時，利用FPGA處理器內(nèi)部的時鐘模塊Time Generator生產(chǎn)時間信息，經(jīng)過MUX模塊輸出1PPS頻率和TeleSync時間信息給本機內(nèi)的測試模塊Test Module。測試模塊的25MHz基準(zhǔn)輸入由本地的恒溫晶體振蕩器OCXO提供。MUX模塊同時輸出同步信息到SYNC輸出接口，用于連接其他從模式下的網(wǎng)絡(luò)測試儀，SYNC輸出接口包含1路1PPS頻率和1路TeleSync同步時間信息。

可選地，當(dāng)本地測試儀作為同步從設(shè)備時，可以通過同步接口SYNC輸入連接本地的工作在主模式下的測試儀，SYNC輸入接口包含1路1PPS頻率和1路TeleSync同步時間信息。SYNC輸入接口數(shù)據(jù)進入FPGA處理器內(nèi)的MUX和Calibration模塊完成選用和傳輸鏈路的時延校準(zhǔn)，輸出的1PPS進入PLL產(chǎn)生25MHz頻率。最后，本地測試儀內(nèi)的測試模塊獲取到時間同步裝置提供的1PPS+TeleSync+25MHz頻率和時間信息。

可選地，當(dāng)本地測試儀作為同步從設(shè)備時，可以通過1588報文輸入接口連接到本地的1588網(wǎng)絡(luò)中，1588同步報文進入同步模塊中的PHY芯片，由PHY芯片在物理層提取時戳，時戳提取后輸出觸發(fā)給FPGA。在FPGA內(nèi)有PTP協(xié)議處理模塊，提取PTP報文中的絕對時間信息。PTP模塊輸出1PPS和時間信息到MUX和Calibration模塊中，經(jīng)過復(fù)選和校準(zhǔn)，輸出1PPS到PPL中產(chǎn)出25MHz時鐘，然后1PPS+TeleSync+25MHz頻率和時間信息發(fā)送給本機內(nèi)的所有測試模塊。

可選地，當(dāng)本地測試儀作為同步從設(shè)備時，可以通過UTC接口和1PPS頻率/時間輸入接口連接GPS時間服務(wù)器。1PPS和UTC信號進入FPGA的MUX模塊，輸出1PPS頻率和TeleSync時間信息。其中1PPS頻率進入PPL產(chǎn)生25MHz頻率。時間同步裝置將1PPS+TeleSync+25MHz頻率和時間信息發(fā)送給本機內(nèi)的所有測試模塊。

可選地，當(dāng)本地測試儀作為同步從設(shè)備時，可以通過1PS接口(與1PPS接口復(fù)用)連接IRIG-B時間服務(wù)器，此時1PPS接口內(nèi)傳輸?shù)氖?FPS信號，即1秒中發(fā)送一幀數(shù)據(jù)，這一幀數(shù)據(jù)中包含時間信息。同樣地，F(xiàn)PGA從1FPS幀中回復(fù)出1PPS頻率和TeleSync時間信息，用1PPS頻率通過PLL產(chǎn)生25MHz頻率。時間同步裝置將1PPS+TeleSync+25MHz頻率和時間信息發(fā)送給本機內(nèi)的所有測試模塊。

IP網(wǎng)絡(luò)測試儀的同步需求與網(wǎng)絡(luò)設(shè)備在線網(wǎng)運行所需的同步需求是有差異的。前面提到，網(wǎng)絡(luò)測試儀的同步需求來源于網(wǎng)絡(luò)設(shè)備的時延測試需求。網(wǎng)絡(luò)測試儀對接被測設(shè)備時為流量報文的發(fā)起端和接收端，只需要網(wǎng)絡(luò)測試儀的發(fā)送端口和接收端口有相同的時基參考就行，實現(xiàn)上只需要1個同步模塊同步外部參考源，將同步信息發(fā)送給每個測試模塊，而不需在測試端口上發(fā)送用于同步的報文。GPS同步實現(xiàn)，可以將GPS RF信號接收處理部分交由GPS時間服務(wù)器完成，測試儀接入GPS時間服務(wù)器的輸出的1PPS(或其他頻率信號)和UTC時間信息就行，這樣本地多臺測試器設(shè)備只需要1臺對接GPS時間服務(wù)器，作為同步主設(shè)備，其他設(shè)備作為從設(shè)備通過線纜級聯(lián)到上一臺主設(shè)備上，這樣可以減少GPS時間服務(wù)器的輸出端口,從而減少同步需求的成本。

目前用于網(wǎng)絡(luò)設(shè)備同步的外部基準(zhǔn)源有GPS時鐘源，1588網(wǎng)絡(luò)，IRIG時鐘源。本發(fā)明的時鐘同步模塊的能夠接入以上同步源，其中GPS同步源為GPS時服務(wù)器輸出的時鐘和時間信息。因此，本發(fā)明具有較廣的適用范圍，同時還大大降低了同步所需求的成本。

需要注意的是，上述具體實施例是示例性的，本領(lǐng)域技術(shù)人員可以在本發(fā)明公開內(nèi)容的啟發(fā)下想出各種解決方案，而這些解決方案也都屬于本發(fā)明的公開范圍并落入本發(fā)明的保護范圍之內(nèi)。本領(lǐng)域技術(shù)人員應(yīng)該明白，本發(fā)明說明書及其附圖均為說明性而并非構(gòu)成對權(quán)利要求的限制。本發(fā)明的保護范圍由權(quán)利要求及其等同物限定。