本發(fā)明涉及一種在通信傳輸情況下使用的消除近端串?dāng)_的方法。更具體地說，本發(fā)明涉及一種用在共存于同一捆線纜情況下的在多線對銅線傳輸中消除近端串?dāng)_的裝置及方法。

背景技術(shù)：

銅線傳輸系統(tǒng)已迅速發(fā)展成了應(yīng)用最廣泛、最成功的固定寬帶接入。隨著接入帶寬需求的急劇上升，銅線傳輸系統(tǒng)的線路頻段也在不斷提高，部分系統(tǒng)的高頻段已達(dá)幾十MHz，甚至上百MHz，線間近端串?dāng)_問題愈加突出，導(dǎo)致信噪比下降，降低線路傳輸速率或增大誤碼率甚至掉線，嚴(yán)重影響系統(tǒng)的穩(wěn)定性和客戶體驗，串?dāng)_問題已成為限制銅線傳輸系統(tǒng)性能的主要因素。

而近端串?dāng)_是不同線對的上行信號和下行信號之間的干擾，如附圖1所示，故在現(xiàn)有DSL系統(tǒng)中常采用濾波器來消除近端串?dāng)_，這種技術(shù)針對干擾線對的發(fā)送信號與被干擾線對的接收信號使用的不同頻段的頻分復(fù)用方式是非常有效。但對于上/下行線路頻段相同的傳輸系統(tǒng)，濾波器并不能很好地消除近端串?dāng)_,故在銅線傳輸系統(tǒng)中，因不同線對的收發(fā)頻率是相同的，若一線對與另一線對的收發(fā)數(shù)據(jù)不同步，就會出現(xiàn)嚴(yán)重的近端串?dāng)_，而怎樣實現(xiàn)捆綁線對的銅線傳輸系統(tǒng)實現(xiàn)收發(fā)數(shù)據(jù)同步，是本發(fā)明重點解決的問題。

因此，如何降低銅線傳輸系統(tǒng)的近端串?dāng)_，提高有效傳輸帶寬，提升住宅用戶、商業(yè)用戶等的接入能力成為了一個非?，F(xiàn)實的技術(shù)難題。

技術(shù)實現(xiàn)要素：

本發(fā)明的一個目的是解決至少上述問題和/或缺陷，并提供至少后面將說明的優(yōu)點。

本發(fā)明還有一個目的是提供一種在多線對銅線傳輸中消除近端串?dāng)_的裝置，其在裝置中引入了信號發(fā)生器，進(jìn)而通過外部時鐘的上升沿和下降沿作為局端收發(fā)數(shù)據(jù)的參考，進(jìn)而通過FPGA控制了收發(fā)數(shù)據(jù)的時序，再與存儲器結(jié)合使用戶數(shù)據(jù)經(jīng)過緩沖存儲后以進(jìn)行相應(yīng)的轉(zhuǎn)發(fā)，進(jìn)而確保所有系統(tǒng)收發(fā)數(shù)據(jù)同步，從而消除近端串?dāng)_影響，同時利用外置DDR數(shù)據(jù)存儲器，結(jié)合同步信號邊沿，F(xiàn)PGA實現(xiàn)用戶數(shù)據(jù)的存儲轉(zhuǎn)發(fā)。外部時鐘頻率的可調(diào)整，滿足用戶的傳輸延時需求。

本發(fā)明還有一個目的是通過應(yīng)用消除近端串?dāng)_裝置的方法，使其能基于銅線傳輸系統(tǒng)，通過對所有局端統(tǒng)一提供一個收發(fā)數(shù)據(jù)同步信號，以使每個局端根據(jù)同步信號的上升沿和下降沿統(tǒng)一管理局端和用戶端的收發(fā)數(shù)據(jù)時序，以保證了不同線對的銅線傳輸系統(tǒng)同時發(fā)送和接收信號，避免了發(fā)送信號干擾“近端”接收端，提高了有效傳輸帶寬，提升住宅用戶、商業(yè)用戶等的接入能力。

為了實現(xiàn)根據(jù)本發(fā)明的這些目的和其它優(yōu)點，提供了一種在多線對銅線傳輸中消除近端串?dāng)_的裝置，包括用于在同一捆線纜中實現(xiàn)多線對銅線傳輸?shù)亩鄠€局端，以及與其相配合的用戶端，還包括：

設(shè)置在局端一側(cè)，用以向各局端產(chǎn)生具有上升沿和下降沿同步時鐘信號的信號發(fā)生器；

設(shè)置在各局端并與所述信號發(fā)生器連接，以根據(jù)接收到的同步時鐘信號控制局端數(shù)據(jù)傳輸狀態(tài)的現(xiàn)場可編程門陣列FPGA芯片，其連接至用戶端；

與所述FPGA芯片連接以在局端處于發(fā)送信息狀態(tài)時，對其數(shù)據(jù)進(jìn)行緩存以待轉(zhuǎn)發(fā)的存儲機(jī)構(gòu)。

優(yōu)選的是，其中，所述FPGA芯片通過一數(shù)據(jù)濾波耦合單元進(jìn)而與用戶端連接，以在同一捆線纜中構(gòu)建個實現(xiàn)多線對銅線傳輸鏈路。

優(yōu)選的是，其中，所述數(shù)據(jù)濾波耦合單元包括：

一與所述FPGA芯片連接，以對經(jīng)過其傳輸?shù)纳闲袛?shù)據(jù)或下行數(shù)據(jù)進(jìn)行數(shù)模轉(zhuǎn)換、濾波的模擬前端芯片AFE1230；

設(shè)置在所述AFE1230信號輸出端的線路耦合機(jī)構(gòu)；

設(shè)置在所述AFE1230信號輸出端與線路耦合機(jī)構(gòu)之間，以對輸入至AFE1230的信號進(jìn)行初次過濾的過濾器FILTER或濾波電路。

優(yōu)選的是，其中，所述FPGA通過數(shù)據(jù)傳輸接口MII進(jìn)而與以太網(wǎng)單元連接，以構(gòu)建網(wǎng)絡(luò)數(shù)據(jù)傳輸系統(tǒng)。

優(yōu)選的是，其中，所述FPGA通過并行總線連接有一以對其主從、速率、收發(fā)增益進(jìn)行相應(yīng)參數(shù)配置的微處理器CPU。

優(yōu)選的是，其中，所述存儲機(jī)構(gòu)為外置的DDR存儲器。

優(yōu)選的是，其中，還包括以為CPU、FPGA以及AFE1230提供5.0V、3.3V、1.8V、1.1V工作電壓的電源模塊。

本發(fā)明的目的可以進(jìn)一步地由一種應(yīng)用所述的在多線對銅線傳輸中消除近端串?dāng)_裝置的方法來實現(xiàn)，包括：

所述信號發(fā)生器產(chǎn)生相應(yīng)的具有上升沿和下降沿同步時鐘信號；

每個所述局端的FPGA基于檢測到的同步時鐘信號，進(jìn)行判斷以確定各局端當(dāng)前的時序是處于上升沿還是下降沿；

如果當(dāng)前時序處于上升沿，則各局端均被配置為發(fā)送數(shù)據(jù)狀態(tài)，而對應(yīng)的各用戶端則被配置為接收數(shù)據(jù)狀態(tài)；

反之，則將各局端均被配置為接收數(shù)據(jù)狀態(tài)，而對應(yīng)的各用戶端則被配置為以發(fā)送數(shù)據(jù)狀態(tài)，實現(xiàn)對局端與用戶端的收發(fā)時序進(jìn)行統(tǒng)一管理，以在不同線對的銅線傳輸系統(tǒng)中對各局端、各用戶端的發(fā)送信號或接收信號狀態(tài)進(jìn)行統(tǒng)一控制，進(jìn)而避免近端上行信號與下行信號之間的串?dāng)_。

優(yōu)選的是，其中，所述FPGA通過MII接口接收以太網(wǎng)單元傳輸?shù)臄?shù)據(jù)信息，并完成到串口數(shù)據(jù)的協(xié)議轉(zhuǎn)換，再通過與FPGA連接的存儲機(jī)構(gòu)對其接收至數(shù)據(jù)信息進(jìn)行緩沖緩存，以在其檢測到的時鐘同步信號時序處于上升沿時，向用戶端發(fā)送相應(yīng)的數(shù)據(jù)信息，所述信號發(fā)生器的輸出時鐘頻率被配置為f＝(n×1)KHz，其中n∈(1,2，…，1000)。

優(yōu)選的是，其中，所述FPGA如果實時檢測到的時鐘同步信號時序即不是上升沿，也不是下降沿，則執(zhí)行之前對應(yīng)的串口數(shù)據(jù)向MII的轉(zhuǎn)換或MII向串口數(shù)據(jù)的轉(zhuǎn)換。

本發(fā)明至少包括以下有益效果：其一，本發(fā)明提供一種在多線對銅線傳輸中消除近端串?dāng)_的裝置，其在裝置中引入了信號發(fā)生器，進(jìn)而通過外部時鐘的上升沿和下降沿作為局端收發(fā)數(shù)據(jù)的參考，進(jìn)而通過FPGA控制了收發(fā)數(shù)據(jù)的時序，再與存儲器結(jié)合使用戶數(shù)據(jù)經(jīng)過緩沖存儲后以進(jìn)行相應(yīng)的轉(zhuǎn)發(fā)，進(jìn)而確保所有系統(tǒng)收發(fā)數(shù)據(jù)同步，從而消除近端串?dāng)_影響，同時利用外置DDR數(shù)據(jù)存儲器，結(jié)合同步信號邊沿，F(xiàn)PGA實現(xiàn)用戶數(shù)據(jù)的存儲轉(zhuǎn)發(fā)，外部時鐘頻率的可調(diào)整，滿足用戶的傳輸延時需求，具有可實施效果好，應(yīng)用性強，適應(yīng)能力好，傳輸性能穩(wěn)定的效果。

其二，本發(fā)明還有一個目的是通過應(yīng)用消除近端串?dāng)_裝置的方法，使其能基于銅線傳輸系統(tǒng)的傳輸機(jī)制，通過對所有局端統(tǒng)一提供一個收發(fā)數(shù)據(jù)同步信號，以使每個局端根據(jù)同步信號的上升沿和下降沿統(tǒng)一管理局端和用戶端的收發(fā)數(shù)據(jù)時序，以保證了不同線對的銅線傳輸系統(tǒng)同時發(fā)送和接收信號，避免了發(fā)送信號干擾“近端”接收端，提高了有效傳輸帶寬，提升住宅用戶、商業(yè)用戶等的接入能力。

本發(fā)明的其它優(yōu)點、目標(biāo)和特征將部分通過下面的說明體現(xiàn)，部分還將通過對本發(fā)明的研究和實踐而為本領(lǐng)域的技術(shù)人員所理解。

附圖說明

圖1說明的是在不同線對的上行信號與下行信號之間在傳輸過程中產(chǎn)生近端串?dāng)_的示意圖；

圖2為本發(fā)明的一個實施例中在多線對銅線傳輸中消除近端串?dāng)_的裝置的連接原理示意圖；

圖3為本發(fā)明的一個實施例中應(yīng)用消除近端串?dāng)_的裝置在同一捆線纜中實現(xiàn)銅線傳輸系統(tǒng)線路的收發(fā)同步原理圖；

圖4為本發(fā)明的另一個實施例中消除近端串?dāng)_的裝置中FPGA的數(shù)據(jù)處理流程圖。

具體實施方式

下面結(jié)合附圖對本發(fā)明做進(jìn)一步的詳細(xì)說明，以令本領(lǐng)域技術(shù)人員參照說明書文字能夠據(jù)以實施。

應(yīng)當(dāng)理解，本文所使用的諸如“具有”、“包含”以及“包括”術(shù)語并不配出一個或多個其它元件或其組合的存在或添加。

圖2-3示出了根據(jù)本發(fā)明的一種在多線對銅線傳輸中消除近端串?dāng)_的裝置的實現(xiàn)形式，其中包括用于在同一捆線纜中實現(xiàn)多線對銅線傳輸?shù)亩鄠€局端1，以及與其相配合的用戶端2，還包括：

設(shè)置在局端一側(cè)，用以向各局端產(chǎn)生具有上升沿和下降沿同步時鐘信號的信號發(fā)生器3，其用于向局端的FPGA提供一參考信號；

設(shè)置在各局端并與所述信號發(fā)生器連接，以根據(jù)接收到的同步時鐘信號控制局端數(shù)據(jù)傳輸狀態(tài)的現(xiàn)場可編程門陣列FPGA芯片11，其連接至用戶端，所述FPGA的功能主要包括用于檢測收發(fā)數(shù)據(jù)的同步信號，并根據(jù)同步信號的邊沿確定收發(fā)數(shù)據(jù)的時序；進(jìn)而向用戶端發(fā)出收發(fā)數(shù)據(jù)時序的控制字符；

與所述FPGA芯片連接以在局端處于發(fā)送信息狀態(tài)時，對其數(shù)據(jù)進(jìn)行緩存以待轉(zhuǎn)發(fā)的存儲機(jī)構(gòu)12，其在于在收發(fā)數(shù)據(jù)的時序中根據(jù)需要對用戶數(shù)據(jù)經(jīng)過緩沖存儲后，以在發(fā)送數(shù)據(jù)時序到來時進(jìn)行相應(yīng)的轉(zhuǎn)發(fā)。采用這種方案通過三者之間的配合，進(jìn)而確保所有系統(tǒng)收發(fā)數(shù)據(jù)同步，從而消除近端串?dāng)_影響，同時利用外置DDR數(shù)據(jù)存儲器，結(jié)合同步信號邊沿，F(xiàn)PGA實現(xiàn)用戶數(shù)據(jù)的存儲轉(zhuǎn)發(fā)，外部時鐘頻率的可調(diào)整，滿足用戶的傳輸延時需求，具有可實施效果好，應(yīng)用性強，適應(yīng)能力好，傳輸性能穩(wěn)定的有利之處。并且，這種方式只是一種較佳實例的說明，但并不局限于此。在實施本發(fā)明時，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

如圖1所示，在另一種實例中，所述FPGA芯片通過一數(shù)據(jù)濾波耦合單元13進(jìn)而與用戶端連接，以在同一捆線纜中構(gòu)建個實現(xiàn)多線對銅線傳輸鏈路。采用這種方案以對傳輸過程中的收發(fā)數(shù)據(jù)進(jìn)行過濾、處理，以使其傳輸性能穩(wěn)定，具有可實施效果好，傳輸效果穩(wěn)定性強的有利之處。并且，這種方式只是一種較佳實例的說明，但并不局限于此。在實施本發(fā)明時，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

如圖1所示，在另一種實例中，所述數(shù)據(jù)濾波耦合單元包括：

一與所述FPGA芯片連接，以對經(jīng)過其傳輸?shù)纳闲袛?shù)據(jù)或下行數(shù)據(jù)進(jìn)行數(shù)模轉(zhuǎn)換、濾波的模擬前端芯片AFE 1230 14，其主要用于實現(xiàn)數(shù)據(jù)的DA/AD轉(zhuǎn)換和線路濾波、驅(qū)動等功能，并配合FPGA進(jìn)行交互相關(guān)的時鐘、數(shù)據(jù)信息；

設(shè)置在所述AFE1230信號輸出端的線路耦合機(jī)構(gòu)15，如：COUPLING UNIT，其用于將經(jīng)FPGA芯片輸出的信號耦合至雙絞銅線中，進(jìn)而實現(xiàn)局端與用戶端之間通過銅線進(jìn)行信息傳輸；

設(shè)置在所述AFE 1230信號輸出端與線路耦合機(jī)構(gòu)之間，以對輸入至AFE1230的信號進(jìn)行初次過濾的過濾器FILTER 16或濾波電路，其用于將用戶端傳輸過來的信號進(jìn)行濾濾整理后輸出至AFE 1230。采用這種方案具有可實施效果好，數(shù)據(jù)傳輸性通穩(wěn)定的有利之處。并且，這種方式只是一種較佳實例的說明，但并不局限于此。在實施本發(fā)明時，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

如圖1所示，在另一種實例中，所述FPGA通過數(shù)據(jù)傳輸接口MII進(jìn)而與以太網(wǎng)單元4連接，以構(gòu)建網(wǎng)絡(luò)數(shù)據(jù)傳輸系統(tǒng)，完成RGMII數(shù)據(jù)與串口數(shù)據(jù)的轉(zhuǎn)換；其中FPGA進(jìn)行串口數(shù)據(jù)的編解碼以及轉(zhuǎn)換，并緩存至存儲器中，以實現(xiàn)對以太網(wǎng)中的數(shù)據(jù)傳輸。采用這種方案具有可實施效果好，可操作性強的有利之處。并且，這種方式只是一種較佳實例的說明，但并不局限于此。在實施本發(fā)明時，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

如圖1所示，在另一種實例中，所述FPGA通過并行總線連接有一以對其主從、速率、收發(fā)增益進(jìn)行相應(yīng)參數(shù)配置的微處理器CPU 17，所述CPU的功能包括根據(jù)CPU配置命令對FPGA進(jìn)行主從、速率、收發(fā)增益等配置，同時在通過并行總線向FPGA發(fā)出主從、速率、收發(fā)增益等命令同時，還需要根據(jù)用戶數(shù)據(jù)傳輸對時延的需求，調(diào)整外部時鐘頻率以減少傳輸系統(tǒng)的延時影響，保證用戶體驗。采用這種方案，以使其具有可根據(jù)使用需要對其時延等進(jìn)行調(diào)整，以使其符合相應(yīng)的使用需要，具有可實施效果好，可操作性強的有利之處。并且，這種方式只是一種較佳實例的說明，但并不局限于此。在實施本發(fā)明時，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

在另一種實例中，所述存儲機(jī)構(gòu)為外置的DDR存儲器。采用這種方案以使其易于實現(xiàn)，結(jié)構(gòu)簡單，利于后期維護(hù)的有利之處。并且，這種方式只是一種較佳實例的說明，但并不局限于此。在實施本發(fā)明時，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

如圖1所示，在另一種實例中，還包括以為CPU、FPGA以及AFE1230提供5.0V、3.3V、1.8V、1.1V工作電壓的電源模塊18。采用這種方案對裝置的各部件提供相應(yīng)穩(wěn)定的工作電源，以確保其工作狀態(tài)穩(wěn)定，具有可實施效果好，可操作性強的有利之處。并且，這種方式只是一種較佳實例的說明，但并不局限于此。在實施本發(fā)明時，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

如圖3-4所示，一種應(yīng)用所述的在多線對銅線傳輸中消除近端串?dāng)_裝置的方法的實現(xiàn)方式，包括：

所述信號發(fā)生器產(chǎn)生相應(yīng)的具有上升沿和下降沿同步時鐘信號；

每個所述局端的FPGA基于檢測到的同步時鐘信號，進(jìn)行判斷以確定各局端當(dāng)前的時序是處于上升沿還是下降沿；

如果當(dāng)前時序處于上升沿，則各局端均被配置為發(fā)送數(shù)據(jù)狀態(tài)，而對應(yīng)的各用戶端則被配置為接收數(shù)據(jù)狀態(tài)；

反之，則將各局端均被配置為接收數(shù)據(jù)狀態(tài)，而對應(yīng)的各用戶端則被配置為以發(fā)送數(shù)據(jù)狀態(tài)，實現(xiàn)對局端與用戶端的收發(fā)時序進(jìn)行統(tǒng)一管理，以在不同線對的銅線傳輸系統(tǒng)中對各局端、各用戶端的發(fā)送信號或接收信號狀態(tài)進(jìn)行統(tǒng)一控制，進(jìn)而避免近端上行信號與下行信號之間的串?dāng)_。采用這種方案的方法，其基于銅線傳輸系統(tǒng)，通過對所有局端統(tǒng)一提供一個收發(fā)數(shù)據(jù)同步信號，以使每個局端根據(jù)同步信號的上升沿和下降沿統(tǒng)一管理局端和用戶端的收發(fā)數(shù)據(jù)時序，以保證了不同線對的銅線傳輸系統(tǒng)同時發(fā)送和接收信號，避免了發(fā)送信號干擾“近端”接收端，提高了有效傳輸帶寬，提升住宅用戶、商業(yè)用戶等接入能力的有利之處。并且，這種方式只是一種較佳實例的說明，但并不局限于此。在實施本發(fā)明時，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

如圖4所示，在另一種實例中，所述FPGA通過MII接口接收以太網(wǎng)單元傳輸?shù)臄?shù)據(jù)信息，并完成到串口數(shù)據(jù)的協(xié)議轉(zhuǎn)換，再通過與FPGA連接的存儲機(jī)構(gòu)對其接收至數(shù)據(jù)信息進(jìn)行緩沖緩存，以在其檢測到的時鐘同步信號時序處于上升沿時，向用戶端發(fā)送相應(yīng)的數(shù)據(jù)信息，所述信號發(fā)生器的輸出時鐘頻率被配置為f＝(n×1)KHz，其中n∈(1,2，…，1000)。采用這種方案以配合在不同時序下對數(shù)據(jù)傳輸進(jìn)行保存，防止其丟失造成的不利影響，同時對信號發(fā)生器的具體參數(shù)進(jìn)行說明，以使其能夠使不同線對的銅線傳輸系統(tǒng)在收發(fā)數(shù)據(jù)時保持同步，避免一條線對發(fā)送信號近端干擾另一條線對接收信號，從而避免近端串?dāng)_，具有可實施效果好，可操作性強的有利之處。并且，這種方式只是一種較佳實例的說明，但并不局限于此。在實施本發(fā)明時，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

如圖4所示，在另一種實例中，所述FPGA如果實時檢測到的時鐘同步信號時序即不是上升沿，也不是下降沿，則執(zhí)行之前對應(yīng)的串口數(shù)據(jù)向MII的轉(zhuǎn)換或MII向串口數(shù)據(jù)的轉(zhuǎn)換。采用這種方案以適應(yīng)具體的操作需要，具有可實施效果，可操作性強，適應(yīng)性好，傳輸性能穩(wěn)定的有利之處。并且，這種方式只是一種較佳實例的說明，但并不局限于此。在實施本發(fā)明時，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

這里說明的設(shè)備數(shù)量和處理規(guī)模是用來簡化本發(fā)明的說明的。對本發(fā)明的在多線對銅線傳輸中消除近端串?dāng)_的裝置及方法的應(yīng)用、修改和變化對本領(lǐng)域的技術(shù)人員來說是顯而易見的。

盡管本發(fā)明的實施方案已公開如上，但其并不僅僅限于說明書和實施方式中所列運用。它完全可以被適用于各種適合本發(fā)明的領(lǐng)域。對于熟悉本領(lǐng)域的人員而言，可容易地實現(xiàn)另外的修改。因此在不背離權(quán)利要求及等同范圍所限定的一般概念下，本發(fā)明并不限于特定的細(xì)節(jié)和這里示出與描述的圖例。