1.一種多模多核的通信基帶SoC芯片，其特征在于，包括：多個通用數(shù)字信號處理器；一個射頻前端協(xié)處理器、一個并行比特協(xié)處理器以及片上存儲器；
其中，所述射頻前端協(xié)處理器、所述并行比特協(xié)處理器以及所述通用數(shù)字信號處理器均與所述片上存儲器通信連接。
2.根據(jù)權利要求1所述的SoC芯片，其特征在于，所述通用數(shù)字信號處理器與所述片上存儲器通過高速數(shù)據(jù)總線通信連接；
所述通用數(shù)字信號處理器通過總線接口單元連接外部存儲器；
所述片上存儲器包括：數(shù)據(jù)存儲管理單元、直接內(nèi)存存取模塊以及直接內(nèi)存存取單元控制器；所述通用數(shù)字信號處理器之間、所述通用數(shù)字信號處理器與所述射頻前端協(xié)處理器之間，以及所述通用數(shù)字信號處理器與所述并行比特協(xié)處理器之間均通過所述片上存儲器通信連接。
3.根據(jù)權利要求2所述的SoC芯片，其特征在于，所述多個通用數(shù)字信號處理器包括：第一通用數(shù)字信號處理器、第二通用數(shù)字信號處理器、第三通用數(shù)字信號處理器以及第四通用數(shù)字信號處理器；
所述數(shù)據(jù)存儲管理單元包括：第一數(shù)據(jù)存儲管理單元、第二數(shù)據(jù)存儲管理單元、第三數(shù)據(jù)存儲管理單元以及第四數(shù)據(jù)存儲管理單元；
所述直接內(nèi)存存取模塊包括：第一直接內(nèi)存存取單元、第二直接內(nèi)存存取單元、第三直接內(nèi)存存取單元以及第四直接內(nèi)存存取單元；
其中，所述第一通用數(shù)字信號處理器依次通過所述第一數(shù)據(jù)存儲管理單元以及所述第一直接內(nèi)存存取單元與所述直接內(nèi)存存取單元控制器通信連接；所述第二通用數(shù)字信號處理器依次通過所述第二數(shù)據(jù)存儲管理單元以及所述第二直接內(nèi)存存取單元與所述直接內(nèi)存存取單元控制器通信連接；所述第三通用數(shù)字信號處理器依次通過所述第三數(shù)據(jù)存儲管理單元以及所述第三直接內(nèi)存存取單元與所述直接內(nèi)存存取單元控制器通信連接；所述第四通用數(shù)字信號處理器依次通過所述第四數(shù)據(jù)存儲管理單元以及所述第四直接內(nèi)存存取單元與所述直接內(nèi)存存取單元控制器通信連接；所述內(nèi)存存取單元控制器與所述射頻前端協(xié)處理器以及所述并行比特協(xié)處理器均通信連接。
4.根據(jù)權利要求3所述的SoC芯片，其特征在于，所述第一數(shù)據(jù)存儲管理單元與第一及第二通用數(shù)字信號處理器通信連接；
所述第二數(shù)據(jù)存儲管理單元與所述第二及第三通用數(shù)字信號處理器通信連接；
所述第三數(shù)據(jù)存儲管理單元與所述第三及第四通用數(shù)字信號處理器通信連接；
所述第四數(shù)據(jù)存儲管理單元與所述第四及第一通用數(shù)字信號處理器通信連接。
5.根據(jù)權利要求1所述的SoC芯片，其特征在于，所述通用數(shù)字信號處理器是32位基于VLIW結(jié)構(gòu)的數(shù)字信號處理器以及通用CPU的一體化處理器；
所述通用數(shù)字信號處理器用于運行32位DSP指令，兼容通用RISC CPU指令，支持多條CPU和DSP指令的同時并行執(zhí)行。
6.根據(jù)權利要求5所述的SoC芯片，其特征在于，所述通用數(shù)字信號處理器的指令集包括：DSP指令以及CPU指令；
其中，所述CPU指令兼容通用RISC CPU指令結(jié)構(gòu)；所述DSP指令包括2bit的并行標識符，所述并行標識符用于分別表示當前指令與前一條以及后一條指令的并行情況，使得DSP指令可以前后攜帶CPU指令實現(xiàn)并行發(fā)射。
7.根據(jù)權利要求5所述的SoC芯片，其特征在于，所述通用數(shù)字信號處理器包括：取指譯碼分發(fā)模塊，指令執(zhí)行模塊和數(shù)據(jù)交換接口單元；
所述取指譯碼分發(fā)模塊用于取指令、譯碼指令、緩存指令、寫指令槽以及根據(jù)指令并行度分發(fā)指令；
所述指令執(zhí)行模塊用于執(zhí)行指令；所述指令執(zhí)行模塊包括：向量算術運算模塊、向量乘法運算模塊、存儲控制模塊以及跳轉(zhuǎn)和例外控制模塊；
所述數(shù)據(jù)交換接口單元用于數(shù)字信號處理器與外部設備及進行數(shù)據(jù)交互；所述數(shù)據(jù)交換接口單元包括：數(shù)據(jù)交叉控制單元以及總線接口單元。
8.根據(jù)權利要求6所述的SoC芯片，其特征在于，所述指令執(zhí)行模塊包括：第一組指令執(zhí)行模塊以及第二組指令執(zhí)行模塊；
所述第一組指令執(zhí)行模塊與所述第二組指令執(zhí)行模塊具有相同的DSP指令執(zhí)行功能；且所述第一組指令執(zhí)行模塊具有CPU指令執(zhí)行功能；
所述第一組指令執(zhí)行模塊與所述第二組指令執(zhí)行模塊分別具有獨立的寄存器堆以及功能單元；
所述存儲控制模塊具有硬件重構(gòu)功能，用于使得多個單通道的功能單元合并成向量執(zhí)行單元。
9.根據(jù)權利要求1所述的SoC芯片，其特征在于，所述射頻前端協(xié)處理器具有執(zhí)行變速率采樣功能、可配置濾波功能、直流補償功能、IQ平衡功能和載波頻偏補償功能；
所述射頻前端協(xié)處理器具有兩個通信通道；每個通道用于處理1個、2個、或4個天線的單載波模式的發(fā)送或接收；或者，每個通道用于處理1個、或2個天線的多載波模式的發(fā)送或是接收。
10.根據(jù)權利要求1所的SoC芯片，其特征在于，所述并行比特協(xié)處理器包括：編碼模塊、解碼模塊以及信道交織模塊；
所述并行比特協(xié)處理器具有循環(huán)冗余校驗功能、擾碼功能、糾錯碼功能以及比特交織功能。