本發(fā)明涉及嵌入式技術(shù)，更具體的說，涉及一種多模多核的通信基帶SoC芯片。

背景技術(shù)：

LTE-A(Long Term Evolution advanced，高級長期演進)是一個異構(gòu)網(wǎng)絡(luò)，它不僅包含傳統(tǒng)的各種通信標準，還包含最新的R10標準，系統(tǒng)比較復(fù)雜，可配置性比較高。因此，要實現(xiàn)LTE-A的基帶處理，不僅需要高性能的硬件運算支持，也需要廣泛的軟件配合。

面向LTE-A的軟件無線電基帶應(yīng)用主要包括：濾波和相關(guān)處理、載波調(diào)制解調(diào)處理、MIMO調(diào)制及檢測處理與加擾/解擾、調(diào)制映射/解映射和交織/解交織等的信號處理，以及FEC糾錯編解碼處理；同時，軟件無線電系統(tǒng)還需要完成通信協(xié)議棧的調(diào)度處理，實現(xiàn)通信軟件和通信硬件的協(xié)調(diào)工作?，F(xiàn)有的LTE-A解決方案中，基本都是多芯片方案，既有處理器芯片負責(zé)復(fù)雜的任務(wù)調(diào)度等工作，又有專用的運算芯片用于處理復(fù)雜的數(shù)字信號算法。

通過上述描述可知，現(xiàn)有技術(shù)需要通過多個芯片進行數(shù)據(jù)處理，以支持LTE-A通信規(guī)則，導(dǎo)致通信系統(tǒng)體積大，成本高。

技術(shù)實現(xiàn)要素：

為了解決上述問，本發(fā)明實施例提供了一種多模多核的通信基帶SoC(System on Chip，片上系統(tǒng))芯片，所述SoC芯片可以通過軟件定義的方式支持LTE-A通信規(guī)則，通信系統(tǒng)體積小，且制作成本低。

為了實現(xiàn)上述目的，本發(fā)明提供如下技術(shù)方案：

一種多模多核的通信基帶SoC芯片，該SoC芯片包括：多個通用數(shù)字信號處理器；一個射頻前端協(xié)處理器、一個并行比特協(xié)處理器以及片上存儲器；

其中，所述射頻前端協(xié)處理器、所述并行比特協(xié)處理器以及所述通用數(shù)字信號處理器均與所述片上存儲器通信連接。

優(yōu)選的，在上述SoC芯片中，所述通用數(shù)字信號處理器與所述片上存儲器通過高速數(shù)據(jù)總線通信連接；

所述通用數(shù)字信號處理器通過總線接口單元連接外部存儲器；

所述片上存儲器包括：數(shù)據(jù)存儲管理單元、直接內(nèi)存存取模塊以及直接內(nèi)存存取單元控制器；所述通用數(shù)字信號處理器之間、所述通用數(shù)字信號處理器與所述射頻前端協(xié)處理器之間，以及所述通用數(shù)字信號處理器與所述并行比特協(xié)處理器之間可以通過所述片上存儲器通信連接。

優(yōu)選的，在上述SoC芯片中，所述多個通用數(shù)字信號處理器包括：第一通用數(shù)字信號處理器、第二通用數(shù)字信號處理器、第三通用數(shù)字信號處理器以及第四通用數(shù)字信號處理器；

所述數(shù)據(jù)存儲管理單元包括：第一數(shù)據(jù)存儲管理單元、第二數(shù)據(jù)存儲管理單元、第三數(shù)據(jù)存儲管理單元以及第四數(shù)據(jù)存儲管理單元；

所述直接內(nèi)存存取模塊包括：第一直接內(nèi)存存取單元、第二直接內(nèi)存存取單元、第三直接內(nèi)存存取單元以及第四直接內(nèi)存存取單元；

其中，所述第一通用數(shù)字信號處理器依次通過所述第一數(shù)據(jù)存儲管理單元以及所述第一直接內(nèi)存存取單元與所述直接內(nèi)存存取單元控制器通信連接；所述第二通用數(shù)字信號處理器依次通過所述第二數(shù)據(jù)存儲管理單元以及所述第二直接內(nèi)存存取單元與所述直接內(nèi)存存取單元控制器通信連接；所述第三通用數(shù)字信號處理器依次通過所述第三數(shù)據(jù)存儲管理單元以及所述第三直接內(nèi)存存取單元與所述直接內(nèi)存存取單元控制器通信連接；所述第四通用數(shù)字信號處理器依次通過所述第四數(shù)據(jù)存儲管理單元以及所述第四直接內(nèi)存存取單元與所述直接內(nèi)存存取單元控制器通信連接；所述內(nèi)存存取單元控制器與所述射頻前端協(xié)處理器以及所述并行比特協(xié)處理器均通信連接。

優(yōu)選的，在上述SoC芯片中，所述第一數(shù)據(jù)存儲管理單元與第一及第二通用數(shù)字信號處理器通信連接；

所述第二數(shù)據(jù)存儲管理單元與所述第二及第三通用數(shù)字信號處理器通信連接；

所述第三數(shù)據(jù)存儲管理單元與所述第三及第四通用數(shù)字信號處理器通信連接；

所述第四數(shù)據(jù)存儲管理單元與所述第四及第一通用數(shù)字信號處理器通信連接。

優(yōu)選的，在上述SoC芯片中，所述通用數(shù)字信號處理器是32位基于VLIW結(jié)構(gòu)的數(shù)字信號處理器以及通用CPU的一體化處理器；

所述通用數(shù)字信號處理器用于運行32位DSP指令，兼容通用RISC CPU指令，支持多條CPU和DSP指令的同時并行執(zhí)行。

優(yōu)選的，在上述SoC芯片中，所述通用數(shù)字信號處理器的指令集包括：DSP指令以及CPU指令；

其中，所述CPU指令兼容通用RISC CPU指令結(jié)構(gòu)；所述DSP指令包括2bit的并行標識符，所述并行標識符用于分別表示當前指令與前一條以及后一條指令的并行情況，使得DSP指令可以前后攜帶CPU指令實現(xiàn)并行發(fā)射。

優(yōu)選的，在上述SoC芯片中，所述通用數(shù)字信號處理器包括：取指譯碼分發(fā)模塊，指令執(zhí)行模塊和數(shù)據(jù)交換接口單元；

所述取指譯碼分發(fā)模塊用于取指令、譯碼指令、緩存指令、寫指令槽以及根據(jù)指令并行度分發(fā)指令；

所述指令執(zhí)行模塊用于執(zhí)行指令；所述指令執(zhí)行模塊包括：向量算術(shù)運算模塊、向量乘法運算模塊、存儲控制模塊以及跳轉(zhuǎn)和例外控制模塊；

所述數(shù)據(jù)交換接口單元用于數(shù)字信號處理器與外部設(shè)備及進行數(shù)據(jù)交互；所述數(shù)據(jù)交換接口單元包括：數(shù)據(jù)交叉控制單元以及總線接口單元。

優(yōu)選的，在上述SoC芯片中，所述指令執(zhí)行模塊包括：第一組指令執(zhí)行模塊以及第二組指令執(zhí)行模塊；

所述第一組指令執(zhí)行模塊與所述第二組指令執(zhí)行模塊具有相同的DSP指令執(zhí)行功能；且所述第一組指令執(zhí)行模塊具有CPU指令執(zhí)行功能；

所述第一組指令執(zhí)行模塊與所述第二組指令執(zhí)行模塊分別具有獨立的寄存器堆以及功能單元；

所述存儲控制模塊具有硬件重構(gòu)功能，用于使得多個單通道的功能單元合并成向量執(zhí)行單元。

優(yōu)選的，在上述SoC芯片中，所述射頻前端協(xié)處理器具有執(zhí)行變速率采樣功能、可配置濾波功能、直流補償功能、IQ平衡功能和載波頻偏補償功能；

所述射頻前端協(xié)處理器具有兩個通信通道；每個通道用于處理1個、2個、或4個天線的單載波模式的發(fā)送或接收；或者，每個通道用于處理1個、或2個天線的多載波模式的發(fā)送或是接收。

優(yōu)選的，在上述SoC芯片中，所述并行比特協(xié)處理器包括：編碼模塊、解碼模塊以及信道交織模塊；

所述并行比特協(xié)處理器具有循環(huán)冗余校驗功能、擾碼功能、糾錯碼功能以及比特交織功能。

通過上述描述可知，本發(fā)明實施例提供的SoC芯片包括：一個射頻前端協(xié)處理器、一個并行比特協(xié)處理器以及片上存儲器；其中，所述射頻前端協(xié)處理器、所述并行比特協(xié)處理器以及所述通用數(shù)字信號處理器均與所述片上存儲器通信連接。所述SoC芯片由多個通用數(shù)字信號處理器搭載通信專用的射頻前端協(xié)處理器以及并行比特處理器構(gòu)成，可以支持LTE-A通信。該結(jié)構(gòu)的SoC芯片可以用于寬帶通訊系統(tǒng)的平滑升級和通訊標準的多模式兼容。其中，通用數(shù)字信號處理器兼容通用RISC CPU指令以及自定義的DSP指令，即可實現(xiàn)高性能矢量處理功能，也可以處理諸如任務(wù)調(diào)度等管理性工作。通信專用的射頻前端協(xié)處理器以及并行比特處理器可以實現(xiàn)多制式的載波調(diào)制解調(diào)、MIMO(Multiple-Input Multiple-Out-put，多輸入多輸出)調(diào)制及FEC(Forward Error Correction，前向糾錯)處理等通信專用功能。所述SoC芯片可以解決LTE-A軟基帶技術(shù)的多個核心技術(shù)問題，支持支持LTE-A通信規(guī)則?？梢?，本發(fā)明技術(shù)方案通過以單個集成的SoC芯片實現(xiàn)LTE-A通信，通信系統(tǒng)體積小，結(jié)構(gòu)簡單，成本低。

附圖說明

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。

圖1為本發(fā)明實施例提供的一種SoC芯片的芯片布局示意圖；

圖2為圖1所示SoC芯片的外設(shè)接口布局示意圖；

圖3為圖1所示SoC芯片的互聯(lián)結(jié)構(gòu)示意圖；

圖4為本發(fā)明實施例提供的一種通用數(shù)字信號處理器的結(jié)構(gòu)示意圖；

圖5為圖4所示通用數(shù)字信號處理器的取指譯碼分發(fā)模塊的結(jié)構(gòu)示意圖；

圖6為圖4所示通用數(shù)字信號處理器的指令執(zhí)行模塊的結(jié)構(gòu)示意圖；

圖7為圖4所示通用數(shù)字信號處理器的數(shù)據(jù)交換接口單元的結(jié)構(gòu)示意圖；

圖8為本發(fā)明實施例提供的一種射頻前端協(xié)處理器的結(jié)構(gòu)示意圖；

圖9為本發(fā)明實施例提供的一種并行比特協(xié)處理器的結(jié)構(gòu)示意圖。

具體實施方式

下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

正如背景技術(shù)中所述，現(xiàn)有技術(shù)中為了實現(xiàn)LTE-A通信，一般需要通過芯片同時進行數(shù)據(jù)處理，通信系統(tǒng)的體積大，成本高。

發(fā)明人研究發(fā)現(xiàn)，如果可以通過單個的SoC芯片實現(xiàn)LTE-A通信，則可以大大縮小系統(tǒng)通信系統(tǒng)的體積，降低成本。但是要實現(xiàn)通過單個SoC芯片支持LTE-A通信規(guī)則的目的，需要解決以下問題：

問題一：SoC芯片需要同時滿足高速數(shù)字信號處理和CPU協(xié)議處理功能。

面向LTE-A的軟基帶通信系統(tǒng)，其處理器不僅需要完成龐大的數(shù)據(jù)信號處理功能，完成LTE-A的PHY層(物理層)的信號處理，還需要實現(xiàn)廣泛的系統(tǒng)控制功能，完成LTE-A的MAC(Media Access Control，介質(zhì)訪問控制)層的協(xié)議管理。為了實現(xiàn)信號處理和協(xié)議處理的無縫接合，SoC芯片不僅需要支持DSP數(shù)字信號處理指令集，還需要支持CPU控制指令集。同時，隨著數(shù)字信號處理的發(fā)展，各種數(shù)字信號處理算法被廣泛提了出來，為了對各種數(shù)字信號處理算法的廣泛支持，SoC芯片的處理器必須包含廣泛的DSP指令集。

問題二：SoC芯片的架構(gòu)需要實現(xiàn)高速并行和矢量處理計算結(jié)構(gòu)的融合。

面對未來移動通信服務(wù)的高速寬帶需要，強大的并行和矢量處理能力是實現(xiàn)面向軟件無線電應(yīng)用的IP核(Intellectual Property core，知識產(chǎn)權(quán)核)的必需要求。面向LTE-A的SoC芯片作為一個嵌入式處理器，須能實現(xiàn)LTE-A基帶系統(tǒng)的濾波和相關(guān)處理、載波調(diào)制解調(diào)處理、MIMO調(diào)制及檢測處理與加擾/解擾、調(diào)制映射/解映射和交織/解交織等的信號處理。這些信號處理分解到底層運算為大量的向量匹配濾波、插值、FFT(Fast Fourier Transformation，快速傅氏變換)等操作。

問題三：SoC芯片需要實現(xiàn)高速多制式的FEC糾錯處理。

由于現(xiàn)代通信的多功能化，各種通信系統(tǒng)中往往包含多種不同功能或性能的信道編碼，需要同時兼容卷積碼、Turbo碼和LDPC碼中的兩種或三種。而且，這些系統(tǒng)中的卷積碼、Turbo碼或LDPC碼往往具有不同的碼長、碼率等編碼參數(shù)。為了適應(yīng)未來通信系統(tǒng)的多功能化和異構(gòu)化，需要將各種不同的卷積碼、Turbo碼和LDPC碼的解碼器用一套相同的通用多制式解碼裝置實現(xiàn)，通過配置參數(shù)實現(xiàn)解碼裝置對各種不同碼的編譯碼。因此，F(xiàn)EC協(xié)處理器需要提供一種兼容卷積碼、Turbo碼和LDPC碼的通用多制式并行編解碼方法

問題四：處理器難以實現(xiàn)高速統(tǒng)一的數(shù)據(jù)交換結(jié)構(gòu)

面向LTE-A軟基帶的處理器，不僅包含矢量處理的數(shù)據(jù)結(jié)構(gòu)和并行處理的數(shù)據(jù)結(jié)構(gòu)，還包含F(xiàn)EC協(xié)處理的數(shù)據(jù)結(jié)構(gòu)；此外，還有外部接口的數(shù)據(jù)結(jié)構(gòu)，如與基帶RF接口的數(shù)據(jù)結(jié)構(gòu)，與外部緩存DDR接口的數(shù)據(jù)結(jié)構(gòu)等。這些數(shù)據(jù)結(jié)構(gòu)，數(shù)據(jù)寬度和數(shù)據(jù)輸入輸出模式各部相同，而且數(shù)據(jù)處理速度高達幾百兆比特每秒。這些，都給數(shù)據(jù)的空間分配、數(shù)據(jù)的交互和數(shù)據(jù)的輸入輸出24帶來了巨大的挑戰(zhàn)。

本發(fā)明實施例提供了一種多模多核的通信基帶SoC芯片，可以解決上述四個問題，實現(xiàn)LTE-A通信。該SoC芯片包括：多個通用數(shù)字信號處理器；一個射頻前端協(xié)處理器、一個并行比特協(xié)處理器以及片上存儲器；

其中，所述射頻前端協(xié)處理器、所述并行比特協(xié)處理器以及所述通用數(shù)字信號處理器均與所述片上存儲器通信連接。

本發(fā)明實施例所述SoC芯片由多個通用數(shù)字信號處理器搭載通信專用的射頻前端協(xié)處理器以及并行比特處理器構(gòu)成，可以支持LTE-A通信。該結(jié)構(gòu)的SoC芯片可以用于寬帶通訊系統(tǒng)的平滑升級和通訊標準的多模式兼容。其中，通用數(shù)字信號處理器兼容RISC CPU指令以及CPU指令，即可實現(xiàn)高性能矢量處理功能，也可以處理諸如任務(wù)調(diào)度等管理性工作。通信專用的射頻前端協(xié)處理器以及并行比特處理器可以實現(xiàn)多制式的載波調(diào)制解調(diào)、MIMO調(diào)制及FEC處理等通信專用功能。所述SoC芯片可以解決LTE-A軟基帶技術(shù)的多個核心技術(shù)問題，支持支持LTE-A通信規(guī)則?？梢?，本發(fā)明技術(shù)方案通過以單個集成的SoC芯片實現(xiàn)LTE-A通信，體積小，結(jié)構(gòu)簡單，成本低。

為了使本發(fā)明實施例提供的技術(shù)方案更加清楚，下面結(jié)合附圖對上述方案進行詳細描述。

參考圖1-圖3，圖1為本發(fā)明實施例提供的一種SoC芯片的芯片布局示意圖，圖2為圖1所示SoC芯片的外設(shè)接口布局示意圖，圖3為圖1所示示SoC芯片的互聯(lián)結(jié)構(gòu)示意圖。

需要說明的是，本發(fā)明實施例所述SoC芯片的芯片布局包括但不局限于圖1所示實施方式，所述SoC芯片的外設(shè)接口布局包括但不局限于圖2所示實施方式。

所述外設(shè)接口包括存儲器接口以及其他設(shè)備接口。如圖2所示，存儲器接口包括：EDMA、DDR2、SRAM/FLASH、SPI-FLASH以及Micro-SD等；其他設(shè)備接口包括GPIO、SPI、I2C、UART、AD/DA、ISO7816以及JESD207等。外設(shè)接口采用復(fù)用的方式，使用者可以根據(jù)應(yīng)用需求進行自行配置，提高SoC芯片的通用性。

所示SoC芯片1包括：多個通用數(shù)字信號處理器；一個射頻前端協(xié)處理器12、一個并行比特協(xié)處理器11以及片上存儲器。其中，所述射頻前端協(xié)處理器12、所述并行比特協(xié)處理器11以及所述通用數(shù)字信號處理器均與所述片上存儲器通信連接。

所示SoC芯片1還包括：總線接口單元(BIU)、DMA模塊(直接內(nèi)存存取模塊)、PBU(外設(shè)總線接口模塊)、時鐘模塊15、中斷控制模塊16以及存儲控制器模塊17。PBU通過BIU與直接內(nèi)存存取單元控制器33以及數(shù)據(jù)總線31通信連接。存儲控制器模塊17與BIU以及第八DMA單元通信連接。BIU與數(shù)據(jù)總線31通信連接。第八DMA單元與直接內(nèi)存存取單元控制器33通信連接。

整個SoC芯片1的架構(gòu)中的通用數(shù)字信號處理器、射頻前端協(xié)處理器12及并行比特協(xié)處理器11具有高效運算處理能力和可配置性，各個處理器均可以經(jīng)過配置處于啟動或關(guān)斷狀態(tài)以滿足不同的應(yīng)用需求。

同時各個處理器還具有良好的可重構(gòu)性功能：對于通用數(shù)字信號處理器，通過硬件可重構(gòu)方式，通用數(shù)字信號處理器可以進行標量數(shù)據(jù)的處理，也可以進行大位寬向量數(shù)據(jù)的運算，當進行向量數(shù)據(jù)的運算時，將多個硬件功能單元進行重構(gòu)形成向量運算執(zhí)行單元，可以一次性完成高位寬數(shù)據(jù)的SIMD操作；對于射頻前端協(xié)處理器12，根據(jù)配置的模式不同，硬件可以重構(gòu)成支持1/2/4天線單載波模式(1個、2個、或4個天線的單載波模式)或1/2天線多載波模式(1個、或2個天線的多載波模式)的發(fā)送或接收單元；對于并行比特協(xié)處理器11，可以硬件重構(gòu)成支持CDMA2000，WCDMA，TDS-CDMA或LTE的子塊交織模式。

所述多個通用數(shù)字信號處理器之間通過所述數(shù)據(jù)存儲管理單元以及所述直接內(nèi)存存取模塊進行環(huán)狀耦合通信連接。

所述通用數(shù)字信號處理器與所述片上存儲器通過高速數(shù)據(jù)總線(HS-bus)通信連接。所述通用數(shù)字信號處理器通過所述總線接口單元連接外部存儲器。所述片上存儲器包括：數(shù)據(jù)存儲管理單元(DMMU)、所述DMA單元以及直接內(nèi)存存取單元控制器33。所述通用數(shù)字信號處理器之間、所述通用數(shù)字信號處理器與所述射頻前端協(xié)處理器12之間，以及所述通用數(shù)字信號處理器與所述并行比特協(xié)處理器11之間均通過所述片上存儲器通信連接。

所述片上存儲器的存儲空間主要包括寄存器堆、數(shù)據(jù)高速緩存模塊以及片上快速存儲模塊?？焖俅鎯δK除了具有一般的load/store指令接口外還具有DMA接口，可以通過DMA接口進行和外部存儲器的快速數(shù)據(jù)搬運。數(shù)據(jù)高速緩存模塊主要供CPU數(shù)據(jù)訪問指令使用，DSP指令為了保證訪問速度，只會訪問片上快速存儲模塊。寄存器堆的基本架構(gòu)為64*32，分為32個通用寄存器和32個輔助寄存器，通用寄存器和輔助寄存器之間的數(shù)據(jù)傳輸通過專門的指令完成。寄存器最大支持4讀2寫，同時支持最小8bit最大256bit位寬的訪問操作。同時為了提高寄存器堆效率，所述寄存器堆包括：乘累加ACC寄存器、AR寄存器、AAR輔助地址寄存器以及MP寄存器。乘累加ACC寄存器：做為運算類指令的目的寄存器，方便乘累加等操作的連續(xù)執(zhí)行；AR寄存器：DSP地址運算的專用寄存器；AAR輔助地址寄存器：DSP指令非對齊數(shù)據(jù)裝載操作的尋址寄存器；MP寄存器：乘累加運算中的乘數(shù)寄存器。

具體的，所述多個通用數(shù)字信號處理器包括：第一通用數(shù)字信號處理器13a、第二通用數(shù)字信號處理器13b、第三通用數(shù)字信號處理器13c以及第四通用數(shù)字信號處理器13d。所述數(shù)據(jù)存儲管理單元包括：第一數(shù)據(jù)存儲管理單元14a、第二數(shù)據(jù)存儲管理單元14b、第三數(shù)據(jù)存儲管理單元14c以及第四數(shù)據(jù)存儲管理單元14d。所述直接內(nèi)存存取模塊包括：第一DMA單元、第二DMA單元、第三DMA單元以及第四DMA單元。

通用數(shù)字信號處理器均與數(shù)據(jù)總線31連接。各類外設(shè)接口20通過外圍總線32(APB-BUS)與PBU連接。

其中，為了實現(xiàn)上述環(huán)狀耦合通信連接，所述第一通用數(shù)字信號處理器13a依次通過所述第一數(shù)據(jù)存儲管理單元14a以及所述第一DMA單元與所述直接內(nèi)存存取單元控制器33通信連接；所述第二通用數(shù)字信號處理器13b依次通過所述第二數(shù)據(jù)存儲管理單元14b以及所述第二DMA單元與所述直接內(nèi)存存取單元控制器33通信連接；所述第三通用數(shù)字信號處理器13c依次通過所述第三數(shù)據(jù)存儲管理單元14c以及所述第三DMA單元與所述直接內(nèi)存存取單元控制器33通信連接；所述第四通用數(shù)字信號處理器13d依次通過所述第四數(shù)據(jù)存儲管理單元14d以及所述第四DMA單元與所述直接內(nèi)存存取單元控制器33通信連接；所述內(nèi)存存取單元控制器33與所述射頻前端協(xié)處理器12以及所述并行比特協(xié)處理器11均通信連接。

SoC芯片1的模塊互聯(lián)采用了分層級的互聯(lián)方式，使得4個通用數(shù)字信號處理器之間進行環(huán)狀耦合通信連接，4個通用數(shù)字信號處理器依次連接形成環(huán)狀，這樣每個通用數(shù)字信號處理器除了可以讀寫自己的存儲空間數(shù)據(jù)外，還可以通過自定義的高速數(shù)據(jù)總線以相同訪問速度利用DSP訪存指令讀取到另外一個通用數(shù)字信號處理器的存儲空間數(shù)據(jù)。這種訪問的速度最快，通常為1～2個時鐘周期。

同時每個通用數(shù)字信號處理器還可以通過自定義BIU總線以及CPU指令訪問到其他通用數(shù)字信號處理器的存儲空間，以該種方式做數(shù)據(jù)訪問時，訪存速度稍慢，通常需要花費若干個時鐘周期。SoC芯片1還有專門的DMA模塊負責(zé)進行4個通用數(shù)字信號處理器之間、通用數(shù)字信號處理器與射頻前端協(xié)處理器12之間以及通用數(shù)字信號處理器與并行比特協(xié)處理器11之間的快速數(shù)據(jù)交換。

SoC芯片1還具有外設(shè)模塊。并行比特協(xié)處理器11、射頻前端協(xié)處理器12以及外設(shè)模塊都定義了相應(yīng)的Memory Mapped(存儲器映像)寄存器，該類寄存器映射在SoC芯片1的存儲空間上，可以通過CPU訪存指令進行讀寫控制，這類慢速設(shè)備的訪問在本發(fā)明SoC芯片中采用APB接口完成以節(jié)省功耗。第五DMA單元具有接口DEV0，第六DMA單元具有接口DEV1，第七DMA單元具有接口DEV2。DEV0、DEV1以及DEV2均為EDMA接口，均具有兩EDMA接口，可以與外部進行數(shù)據(jù)交互。

可選的，所述第一數(shù)據(jù)存儲管理單元14a與第二通用數(shù)字信號處理器13b通信連接；所述第二數(shù)據(jù)存儲管理單元14b與所述第三通用數(shù)字信號處理器13c通信連接；所述第三數(shù)據(jù)存儲管理單元14c與所述第四通用數(shù)字信號處理器13d通信連接；所述第四數(shù)據(jù)存儲管理單元14d與所述第一通用數(shù)字信號處理器13a通信連接。

圖1所示SoC芯片1的互聯(lián)方式和面向LTE-A應(yīng)用特點相關(guān)，在進行任務(wù)分解時，各個通用數(shù)字信號處理器的任務(wù)多處于流狀，一個通用數(shù)字信號處理器完成操作后將數(shù)據(jù)傳遞給下一個通用數(shù)字信號處理器做下一步操作依次類推。同時為了充分開發(fā)通用數(shù)字信號處理器的數(shù)據(jù)傳輸性能，在每個帶有存儲的功能模塊接口處均設(shè)計了一組DMA接口以方便塊狀數(shù)據(jù)的搬運，即各個通用數(shù)字信號處理器以及協(xié)處理器均單獨對應(yīng)一個DMA單元以方便塊狀數(shù)據(jù)的搬運。

由于DMA單元的工作可以隱藏在后臺程序中進行不占用顯性的指令開銷，因此可以在通用數(shù)字信號處理器執(zhí)行程序的同時完成DMA的數(shù)據(jù)搬運，本實施例中各個DMA單元的位寬為256bit，一個周期可以傳輸8個字，傳輸時鐘頻率同SoC芯片的系統(tǒng)時鐘，同時DMA單元具有多種DMA傳輸模式，包括普通傳輸，二維傳輸?shù)?。對于指令?zhí)行過程中產(chǎn)生的訪存操作除了訪問DMMU空間的數(shù)據(jù)外其他均通過BIU總線完成數(shù)據(jù)讀寫操作，BIU總線分成了3組，分別為指令總線(IBIU)，數(shù)據(jù)總線(DBIU)和CPU單字數(shù)據(jù)總線(cpuBIU)。

其中，IBIU，DBIU位寬均為256bit，cpuBIU位寬32bit。IBIU和DBIU主要連接通用數(shù)字信號處理器中的指令cache和數(shù)據(jù)cache，用于cache fill數(shù)據(jù)或者cache的回寫操作。cpuBIU連接通用數(shù)字信號處理器的LDST單元，主要處理uncache空間的數(shù)據(jù)讀寫操作。BIU總線的一端連接4個通用數(shù)字信號處理器，另一端連接存儲控制模塊以及PBU橋。對于一個數(shù)據(jù)訪問，通用數(shù)字信號處理器會把相應(yīng)的使能信號發(fā)送到BIU總線上，然后在存儲控制模塊或PBU橋端口總線控制單元對訪問地址進行解碼，以進一步分析數(shù)據(jù)的訪問區(qū)間。

如果是訪問外部存儲，則存儲控制模塊將訪問使能轉(zhuǎn)化成外部存儲相應(yīng)的數(shù)據(jù)結(jié)構(gòu)進行輸出，如果是訪問的片上存儲器的APB接口，則會使能APB總線，進一步通過APB地址使能到具體的片上設(shè)備。BIU總線的訪問速度相對于通用數(shù)字信號處理器直接對片上存儲器的訪問而言要慢很多，根據(jù)所訪問的設(shè)備不同，所需要的時鐘周期從幾個到幾十個不等。

本發(fā)明實施例中，所述通用數(shù)字信號處理器是32位基于VLIW(超長指令)結(jié)構(gòu)的數(shù)字信號處理器(DSP)以及通用CPU的一體化處理器。所述通用數(shù)字信號處理器用于運行32為DSP指令，兼容通用RISC CPU指令，支持多條CPU和DSP指令的同時并行執(zhí)行。

所述通用數(shù)字信號處理器的指令集包括：DSP指令以及CPU指令。其中，所述CPU指令兼容RISC CPU指令結(jié)構(gòu)；所述DSP指令包括2bit的并行標識符，所述并行標識符用于分別表示當前指令與前一條以及后一條指令的并行情況，使得DSP指令可以前后攜帶CPU指令實現(xiàn)并行發(fā)射。

所述通用數(shù)字信號處理器為DSP和CPU一體化結(jié)構(gòu)，采用基于VLIW的DSP處理器架構(gòu)，所述通用數(shù)字信號處理器主要用于LTE-A中矢量的數(shù)字信號運算以及符號處理等操作，所述通用數(shù)字信號處理器具有同步，信道估計，均衡，F(xiàn)FT/IFFT及調(diào)制解調(diào)等功能。所述通用數(shù)字信號處理器實現(xiàn)所述功能需要用到各種ALU指令，MUL指令以及LDST指令。

本發(fā)明實施例中，通過DSP指令以及CPU這兩種指令集的結(jié)合，既使得SoC芯片1可以進行復(fù)雜的數(shù)字信號處理算法的快速運算，也可以完成包括協(xié)議解析，同步控制以及系統(tǒng)操作等。

由于所兼容的CPU指令本身不帶有并行標識符，不能滿足VLIW結(jié)構(gòu)處理器指令并行分發(fā)的解析要求，因此在設(shè)計DSP指令中特意設(shè)計了2bit的并行標識符，該2bit標識符分別表示當前指令與前一條以及與后一條指令的并行情況，這樣一條DSP指令就可以前后攜帶CPU指令實現(xiàn)并行發(fā)射。DSP指令集中，從指令的運算功能上分類可以分為3類：算術(shù)運算類指令(ALU指令)，乘累加類指令(MUL指令)，數(shù)據(jù)存儲類指令(LDST指令)三大類。從指令的數(shù)據(jù)類型上分類可以將指令分成標量類指令和向量類指令，其中標量類指令用來處理單個數(shù)據(jù)的各類運算，向量類指令可以通過數(shù)據(jù)和功能單元的重構(gòu)方式完成多個數(shù)據(jù)即一個向量數(shù)據(jù)的各類運算。ALU操作，MUL操作和LDST操作均有相應(yīng)的向量指令進行對應(yīng)。

可見，本發(fā)明實施例所述SoC芯片的內(nèi)核為VLIW結(jié)構(gòu)，可以支持多條CPU和DSP指令的同時并行執(zhí)行，因此可以大大加速處理器的運算速度。

參考圖4-圖7，圖4為本發(fā)明實施例提供的一種通用數(shù)字信號處理器的結(jié)構(gòu)示意圖，圖5為圖4所示通用數(shù)字信號處理器的取指譯碼分發(fā)模塊的結(jié)構(gòu)示意圖，圖6為圖4所示通用數(shù)字信號處理器的指令執(zhí)行模塊的結(jié)構(gòu)示意圖，圖7為圖4所示通用數(shù)字信號處理器的數(shù)據(jù)交換接口單元的結(jié)構(gòu)示意圖。

如圖4所示，所述通用數(shù)字信號處理器包括：取指譯碼分發(fā)模塊41，指令執(zhí)行模塊42和數(shù)據(jù)交換接口單元43。取指譯碼分發(fā)模塊41，指令執(zhí)行模塊42和數(shù)據(jù)交換接口單元43均與數(shù)據(jù)總線44通信連接。取指譯碼分發(fā)模塊41與指令執(zhí)行模塊42通信連接。

所述取指譯碼分發(fā)模塊41用于取指令、譯碼指令、緩存指令、寫指令槽以及根據(jù)指令并行度分發(fā)指令。

所述取指譯碼分發(fā)模塊41的結(jié)構(gòu)如圖5所示，所述取指譯碼分發(fā)模塊41包括：指令高速緩存模塊411、地址轉(zhuǎn)換模塊412、取指和預(yù)解碼模塊413、指令槽模塊414以及指令分發(fā)模塊415。地址轉(zhuǎn)換模塊412與指令高速緩存模塊411通信連接。指令高速緩存模塊411與取指和預(yù)解碼模塊413通信連接。取指和預(yù)解碼模塊413與指令槽模塊414通信連接。指令槽模塊414與指令分發(fā)模塊415通信連接。地址轉(zhuǎn)換模塊412與指令執(zhí)行模塊42通信連接。取指譯碼分發(fā)模塊41與數(shù)據(jù)總線44通信連接，取指譯碼分發(fā)模塊41向數(shù)據(jù)總線發(fā)送指令流。

指令高速緩存模塊411用于指令取指以及緩存指令；地址轉(zhuǎn)換模塊412用于虛擬地址和物理地址之間的地址轉(zhuǎn)換；取指和預(yù)解碼模塊413用于將指令進行預(yù)解碼，得到相應(yīng)的指令類型以及操作碼等信息，并將所述信息以及指令本身存入指令槽中；指令分發(fā)模塊415用于從指令槽獲取相應(yīng)指令，分析并行度并進行指令分發(fā)。為了保證指令可以被連續(xù)高效的并行分發(fā)，指令槽的深度設(shè)計大于2個最大并行度，比如指令最大并行執(zhí)行度為4條，則指令槽深度不小于8。

指令分發(fā)模塊415具有兩組指令分發(fā)單元。圖5中，一組指令分發(fā)單元具有chA0、chA1、chA2以及chA3四個指令分發(fā)單元。另一組指令分發(fā)單元具有chB0、chB1、chB2以及chB3四個指令分發(fā)單元。

所述指令執(zhí)行模塊42的結(jié)構(gòu)如圖6所示，所述指令執(zhí)行模塊42用于執(zhí)行指令。所述指令執(zhí)行模塊42包括：向量算術(shù)運算模塊61、向量乘法運算模塊62、存儲控制模塊63以及跳轉(zhuǎn)和例外控制模塊64。

所述指令執(zhí)行模塊42用于完成通用數(shù)字信號處理器的各類指令功能。向量算術(shù)運算模塊61用于完成各類加減、移位及邏輯操作；向量乘法運算模塊62用于進行乘累加相關(guān)操作；存儲控制模塊63用于完成所有數(shù)據(jù)存儲相關(guān)操作；跳轉(zhuǎn)和例外控制模塊64用于控制程序的流程，對跳轉(zhuǎn)指令或者發(fā)生的例外等進行處理。

所述指令執(zhí)行模塊42還包括：與數(shù)據(jù)總線44以及存儲控制模塊63通信連接的數(shù)據(jù)高速緩存模塊；與向量算術(shù)運算模塊61、向量乘法運算模塊62、存儲控制模塊63、跳轉(zhuǎn)和例外控制模塊64均通信連接的寄存器堆模塊。

所述寄存器堆包括具有第一寄存器堆651的第一數(shù)據(jù)通路注冊文件模塊65；以及具有第二寄存器堆661的第一數(shù)據(jù)通路注冊文件模塊66。寄存器堆模塊通過向量數(shù)據(jù)變換模塊67與數(shù)據(jù)總線44通信連接。存儲控制模塊63依次通過該數(shù)據(jù)庫可用性組模塊69以及偏上快速存儲模塊68與數(shù)據(jù)總線44通信連接。

所述指令執(zhí)行模塊42包括：第一組指令執(zhí)行模塊以及第二組指令執(zhí)行模塊，即向量算術(shù)運算模塊61、向量乘法運算模塊62以及存儲控制模塊63均具有兩組功能模塊。具體的，如圖6所示，為了執(zhí)行效率，降低指令間沖突發(fā)生的可能性，所述指令執(zhí)行模塊42中對應(yīng)的功能模塊被分成了A、B兩組，A組包括第一寄存器堆，B組具有第二寄存器堆。A組的通道即可以支持CPU指令也可以支持自定義的DSP運算指令，B組的通道只支持DSP指令。每一組指令執(zhí)行模塊具有其獨立的寄存器堆和功能單元，A組與B組寄存器堆之間的數(shù)據(jù)交換可以通過特定的DSP指令完成。

如圖6所示，向量算術(shù)運算模塊61具有兩組功能模塊，向量算術(shù)運算模塊61的第一組功能模塊具有四個算數(shù)運算單元ALUA，向量算術(shù)運算模塊61的第二組功能模塊具有四個算數(shù)運算單元ALUB。向量乘法運算模塊62具有兩組功能模塊，向量乘法運算模塊62的第一組功能模塊具有兩個乘法運算單元MULA，向量乘法運算模塊62的第二組功能模塊具有兩個乘法運算單元MULB。存儲控制模塊63具有兩組功能模塊，存儲控制模塊63的第一組功能模塊具有兩個存儲控制單元LDSTA，存儲控制模塊63的第二組功能模塊具有兩個存儲控制單元LDSTB。所述指令執(zhí)行模塊42的第一組指令執(zhí)行模塊包括向量算術(shù)運算模塊61、向量乘法運算模塊62以及存儲控制模塊63的第一組功能模塊。所述指令執(zhí)行模塊42的第二組指令執(zhí)行模塊包括向量算術(shù)運算模塊61、向量乘法運算模塊62以及存儲控制模塊63的第二組功能模塊。

在圖6所示實施方式中，向量算術(shù)運算模塊61、向量乘法運算模塊62以及存儲控制模塊63都是多通道的，均具有兩組功能模塊，且能夠通過硬件重構(gòu)的方式支持向量操作。由于向量算術(shù)運算模塊61、向量乘法運算模塊62以及存儲控制模塊63都被分成AB兩組，可以獨立進行運算操作。每個單通道功能單元可以支持到最大64bit的數(shù)據(jù)運算操作，每2個通道的功能單元可以進行重構(gòu)完成一個最大128bit向量數(shù)據(jù)處理，每4個通道的功能單元可以進行重構(gòu)完成一個最大256bit向量數(shù)據(jù)的處理。

所述第一組指令執(zhí)行模塊與所述第二組指令執(zhí)行模塊具有相同的DSP指令執(zhí)行功能；且所述第一組指令執(zhí)行模塊具有CPU指令執(zhí)行功能。所述第一組指令執(zhí)行模塊與所述第二組指令執(zhí)行模塊分別具有獨立的寄存器堆以及功能單元。所述存儲控制模塊具有硬件重構(gòu)功能，用于使得多個單通道的功能單元合并成向量執(zhí)行單元。

通過上述描述可知，通用數(shù)字信號處理器的執(zhí)行級被分成了A、B兩組，每組可以最多運行4條指令，AB兩組在執(zhí)行DSP指令功能上是完全對稱的，但是A組還負責(zé)CPU指令的執(zhí)行。8個通道執(zhí)行單元主要包括8個算術(shù)運算單元(ALU單元)、4個乘累加單元(MUL單元)和4個數(shù)據(jù)存儲控制單元(LDST單元)，另外還有一個跳轉(zhuǎn)和例外控制模塊(BrExcp模塊)，用于專門用來處理跳轉(zhuǎn)、例外及CP0相關(guān)指令。相應(yīng)的，ALU單元，MUL單元和LDST單元也被均分成了AB兩組，通過通用數(shù)字信號處理器提供的硬件重構(gòu)功能，每兩個MUL單元或LDST單元可以形成一個半向量執(zhí)行單元，完成128bit數(shù)據(jù)的操作，每4個MUL單元或LDST單元可以合并形成一個全向量執(zhí)行單元，完成256bit向量的操作。硬件的重構(gòu)功能是根據(jù)指令不同而自動完成，不需要進行額外配置。片上存儲器主要包括Dcache以及片上快速存儲單元(DMMU)，這些存儲空間均通過各通道的LDST單元進行訪問，同時處理器中還有一個向量數(shù)據(jù)變換模塊用于處理向量類指令的數(shù)據(jù)操作。

圖6中處理器寄存器堆同樣被分成AB兩組，AB寄存器堆之間的數(shù)據(jù)交換可以通過特定的DSP指令完成。每個通用數(shù)字信號處理器中CPU指令可訪問的寄存器共32個，DSP指令可訪問寄存器共64個。DSP指令可訪問的64個寄存器可分為32個通用寄存器Rreg和32個輔助寄存器Ereg，其中Rreg用于DSP的通用運算和數(shù)據(jù)存儲操作，Ereg用于DSP地址產(chǎn)生和部分向量功能。這些寄存器可以根據(jù)指令硬件重構(gòu)成128bit的半向量寄存器，或256bit的向量寄存器供指令操作使用。

所述數(shù)據(jù)交換接口單元43的結(jié)構(gòu)如圖7所示，所述數(shù)據(jù)交換接口單元43用于數(shù)字信號處理器與外部設(shè)備及進行數(shù)據(jù)交互；所述數(shù)據(jù)交換接口單元43包括：數(shù)據(jù)交叉控制單元432以及總線接口單元431。

本發(fā)明實施例中，通用數(shù)字信號處理器的流水線主要分為PC生成、取指、譯碼分發(fā)、操作數(shù)生成和指令執(zhí)行五個階段，每個階段可能占用多個時鐘周期。PC生成階段主要根據(jù)跳轉(zhuǎn)以及例外等地址源狀態(tài)選取PC地址；取指階段從指令緩存或指令總線接口單元的總線上讀取出指令存入指令槽；譯碼分發(fā)階段對指令類型進行解碼分析將指令映射到相應(yīng)的功能單元；操作數(shù)生成階段主要根據(jù)指令中的操作數(shù)域進行操作數(shù)選??；指令執(zhí)行階段完成各類指令的執(zhí)行，包括執(zhí)行ALU指令，MUL指令，LDST指令和BrExcp指令的操作。指令執(zhí)行階段具體可以完成的如下操作：算數(shù)運算單元用于完成加減運算、邏輯操作、移位、寄存期間數(shù)據(jù)交換等操作；乘法運算單元用于完成各類乘法、乘累加操作；存儲控制單元用于完成各類數(shù)據(jù)的裝載/存儲，堆棧/出棧等操作；跳轉(zhuǎn)和例外控制模塊用于完成跳轉(zhuǎn)，例外等操作。

為了提高指令的執(zhí)行效率，減少不必要的執(zhí)行氣泡，通用數(shù)字信號處理器的流水線內(nèi)部設(shè)置了多條旁路(Bypass)邏輯模塊，具體包括算數(shù)運算單元、乘法運算單元和load/Store單元向前一級的數(shù)據(jù)進行旁路處理。旁路邏輯模塊的功能是將中間結(jié)果直接回饋到寄存器取操作數(shù)的源端供操作數(shù)選擇邏輯使用，從而消除1個流水線氣泡，降低流水線產(chǎn)生沖突的可能。

為了減少跳轉(zhuǎn)引起的開銷，通用數(shù)字信號處理器的指令執(zhí)行周期安排得盡量緊湊，使函數(shù)運行中間插入較少氣泡，通用數(shù)字信號處理器采用8級流水，每一級流水線完成的功能如下：

第一級：根據(jù)PC地址判斷是否需要啟動Icache(指令緩存)，或者是生成外存訪問信號；PC的源包括跳轉(zhuǎn)地址，例外地址，循環(huán)地址以及PC+32地址；

第二級：通過ITLB(Instruction Translate Look side Buffers指令指令轉(zhuǎn)換表緩存區(qū))進行頁地址轉(zhuǎn)換；通過Icache tag(指令緩存標簽)讀出的數(shù)據(jù)與TLB()輸出的物理頁地址進行比較得出相應(yīng)hit信號(檢測信號)；

第三級：Icache讀出指令寫入指令槽；取值和預(yù)解碼模塊根據(jù)每個32bit指令預(yù)解碼出指令類型，一并存入指令槽；

第四級：指令分發(fā)模塊分析指令的并行度，并根據(jù)指令的類型進行指令分發(fā)，將并行指令分發(fā)到具有相應(yīng)功能的執(zhí)行通道中去；

第五級：進行各類指令操作數(shù)選取以及地址數(shù)據(jù)更新；

第六級：MUL單元和LDST單元的第1級操作；ALU單元完成操作回寫至寄存器；跳轉(zhuǎn)和例外控制模塊進行跳轉(zhuǎn)判斷并生成相應(yīng)的跳轉(zhuǎn)信號

第七級：MUL單元的第2級操作；LDST單元完成操作；

第八級：MUL單元完成操作并寫回寄存器。

所述射頻前端協(xié)處理器的結(jié)構(gòu)可以如圖8所示，圖8為本發(fā)明實施例提供的一種射頻前端協(xié)處理器的結(jié)構(gòu)示意圖。所述射頻前端協(xié)處理器為通信數(shù)字射頻中頻前端協(xié)處理器，它所進行的操作介于DSP和射頻前端接口模塊之間，主要解決前端數(shù)字信號在AD工頻和協(xié)議標準頻之間的頻譜轉(zhuǎn)換。

所述射頻前端協(xié)處理器的前端包含3部分：標準頻處理部分；標準頻與工頻的頻率轉(zhuǎn)換部分；工頻及中頻處理部分。

標準頻處理部分主要對信號進行頻譜成形，一般對信號進行2-4倍插值FIR濾波成形，包含數(shù)據(jù)AGC模塊(TxAGC)、數(shù)據(jù)映射模塊(MUX/DeMUX)和FIR濾波模塊(ShapeFilter)。

標準頻和工頻間的頻率轉(zhuǎn)換，包含整數(shù)倍和小數(shù)倍的頻率轉(zhuǎn)換以及頻率轉(zhuǎn)換濾波。如圖8所示，包含重采樣FIFO、小數(shù)倍重采樣Resample、小數(shù)倍重采樣平滑濾波BandFilter、整數(shù)倍重采樣及濾波CICFilter。重采樣FIFO實現(xiàn)變換采樣頻率時數(shù)據(jù)采樣間隔的改變；小數(shù)倍重采樣Resample模塊通過拉格朗日算法實現(xiàn)重采樣的數(shù)據(jù)插值，可以實現(xiàn)1/2-2倍的重采樣；小數(shù)倍重采樣平滑濾波BandFilter一方面對拉格朗日重采樣的信號進行平滑濾波，一方面對ShapeFilter濾波進行級聯(lián)波形成形，進一步改善波形成形的性能；CICFilter通過梳妝積分濾波的方法，實現(xiàn)整數(shù)倍的重采樣及濾波，可以實現(xiàn)1-256倍的數(shù)據(jù)重采樣。

工頻及中頻的信號處理，需要首先進行功率平衡PowerCntr，實現(xiàn)各路信號的功率控制，然后通過IF模塊，利用CORDIC算法產(chǎn)生中頻信號，為每一路信號添加中頻；最后通過載波聚合CA模塊，將各中頻信號進行組合，形成載波聚合信號。如果是接收信號，需要進行接收增益控制AGC。

所述射頻前端協(xié)處理器具有執(zhí)行變速率采樣功能、可配置濾波功能、直流補償功能、IQ平衡功能和載波頻偏補償功能。當SoC芯片處于接收狀態(tài)的時候，從天線接收信號后，通過射頻前端接口將數(shù)據(jù)傳送給射頻前端協(xié)處理器，完成數(shù)據(jù)處理后把數(shù)據(jù)發(fā)送給通用數(shù)字信號處理器；當SoC芯片處于發(fā)射狀態(tài)的時候，射頻前端協(xié)處理器接收來自通用數(shù)字信號處理器的數(shù)據(jù)，完成對數(shù)據(jù)的預(yù)處理通過射頻前端接口，送給天線。

所述射頻前端協(xié)處理器具有兩個通信通道；圖8中一個虛線方框?qū)?yīng)一個通信通道。每個通道用于處理1個、2個、或4個天線的單載波模式(1/2/4天線單載波模式)的發(fā)送或接收；或者，每個通道用于處理1個、或2個天線的多載波模式(1/2天線多載波模式)的發(fā)送或是接收。

每個通信通道的4路數(shù)據(jù)具有相同的帶寬和采用速率，可以具有兩個不同的載波。同一通信通道內(nèi)天線的參數(shù)配置需要完全一樣，兩個通信通道的天線參數(shù)可以不同。射頻前端協(xié)處理器的兩個通信通道支持2種模式：兩個通信通道相互獨立或兩個通信通道合成。

當兩個通信通道相互獨立時，每一個通信通道都可配置成發(fā)送或接收模式且每個通信通道都可處理1/2/4天線單載波信號或1/2天線的雙載波信號。

當兩個通信通道合成時，兩個通信通道需要同時配置成發(fā)送或接收模式，該模式下可處理4天線雙載波信號。射頻前端協(xié)處理器中每個通信通道的模塊電路主要包括：前存儲器(FrontMem IN RAM)、前自動增益控制(FrontAgc TxAGC)、成形濾波器(ShapeFilter)、重采樣濾波器(Resample)、通帶濾波器(BandFilter)、梳狀濾波器(CICFilter)、功率平衡(Power Cntr)、IF中頻添加以及數(shù)字載波聚合(CA)等模塊。其中TxAGC、ShapeFilter、Resample、BandFilter、CICFilter為串行處理，之后的模塊為并行處理。

參考圖9，圖9為本發(fā)明實施例提供的一種并行比特協(xié)處理器的結(jié)構(gòu)示意圖，圖9所示并行比特協(xié)處理器90包括：編碼模塊、解碼模塊以及信道交織模塊。具體的，所述并行比特協(xié)處理器具有編碼通道91以及解碼通道92。

編碼通道91包括第一編碼旁路邏輯單元，CRC編碼單元，卷積、trubo碼編碼單元，第二編碼旁路邏輯單元以及信道交織單元。

單元解碼通道92包括第一解碼旁路邏輯單元，信道解交織單元，卷積、turbo碼解碼單元，第二解碼旁路邏輯單元以及CRC解碼模塊。

所述編碼模塊可以理解為包括CRC編碼單元和卷積、turbo碼編碼單元；所述解碼模塊包括CRC解碼單元和卷積、turbo碼解碼單元；所述交織模塊包括信道交織單元和信道解交織單元。

所述并行比特協(xié)處理器具有循環(huán)冗余校驗功能、擾碼功能、糾錯碼功能以及比特交織功能。其中，編碼模塊可以進行CRC編碼，卷積/Turbo編碼和交織操作；解碼模塊的功能和編碼模塊的功能對應(yīng)，可以完成CRC解碼，卷積/Trubo解碼和解交織操作。

圖9所示并行比特協(xié)處理器中，CR編碼單元用于CRC的編碼；CRC解碼單元用于CRC的解碼，以實現(xiàn)高速的并行CRC，并與現(xiàn)有系統(tǒng)進行對接；卷積、trubo碼編碼單元用于卷積碼和Turbo碼的編碼；卷積、trubo碼解碼單元用于卷積碼Turbo碼的解碼；信道交織單元用于實現(xiàn)LTE/LTE/A的比特交織和信道交織；信道解交織單元用于實現(xiàn)LTE/LTE/A的解交織。

并行比特協(xié)處理器的工作流程可以劃分為編碼流程和解碼流程，并行比特協(xié)處理器的內(nèi)部采用對稱的乒乓結(jié)構(gòu)，因此解交織和解碼可以同時進行。

并行比特協(xié)處理器的編碼流程為：首先，通過DMA輸入數(shù)據(jù)；然后，數(shù)據(jù)以比特的格式進行CRC/分段CRC校驗；此后，數(shù)據(jù)輸出兩路比特，1路為直接輸出比特，另一路為交織輸出比特，兩路比特編碼輸出3路比特，合成96比特數(shù)組，共8路；爾后，以并行的模式輸出8路比特，進行內(nèi)交織，交織結(jié)果合成為32比特組并通過DMA輸出。

并行比特協(xié)處理器的譯碼流程為：首先，通過DMA輸入數(shù)據(jù)；然后，數(shù)據(jù)以byte的格式8路并行進入解交織模塊，進行解交織處理，輸出8路8byte；爾后，數(shù)據(jù)以byte的格式8路再次并行進入解交織模塊，進行并行重排處理，輸出8路8byte；與此同時，以并行的模式輸出3路32byte，1路為信息，另2路為沒有交織和交織的校驗，3路byte進入譯碼器譯碼輸出1路比特，合成32比特數(shù)組；爾后，輸出1路32比特，進行CRC校驗，校驗結(jié)果合成為32比特組并通過DMA輸出。

本發(fā)明實施例中，射頻前端協(xié)處理器和并行比特協(xié)處理器均可以通過DMA端口進行數(shù)據(jù)讀寫，通過APB端口進行數(shù)據(jù)配置。

可選的，本發(fā)明實施例中，通過數(shù)據(jù)總線實現(xiàn)所述通信連接。

本發(fā)明實施例所述SoC芯片具有多個通用數(shù)字信號處理器，多個通用數(shù)字信號處理器包含廣泛的DSP指令集，可以支持DSP數(shù)字信號處理指令集以及CPU控制指令集，實現(xiàn)信號處理和協(xié)議處理的無縫接合，可執(zhí)行各種數(shù)字信號處理算法。通過多個通用數(shù)字信號處理器可以滿足高速的數(shù)字信號處理和CPU協(xié)議處理功能，可以完成LTE-A的PHY層的信號處理，還可以實現(xiàn)廣泛的系統(tǒng)控制功能，完成LTE-A的MAC層的協(xié)議管理。

本發(fā)明實施例提供的面向LTE-A的高性能多模多核基帶SoC芯片具有如下有益效果：SoC芯片具有多個處理器核以及通信模式，為多模多核的基帶通信SoC芯片；SoC芯片采用可編程的矢量處理器(通用數(shù)字信號處理器)和可配置的加速協(xié)處理器(射頻前端協(xié)處理器以及并行比特協(xié)處理器)，實現(xiàn)了支持LTE-A通信協(xié)議的單芯片SoC構(gòu)架方案；SoC芯片中的各個處理器均支持多種模式且可編程性強，可以使用戶以軟件的架構(gòu)實現(xiàn)移動通信的信號處理，并實現(xiàn)硬件基帶通信處理向軟件基帶通信處理的轉(zhuǎn)化；通過具有多制式通信的協(xié)處理器，實現(xiàn)了對各種不同參數(shù)的FFT、調(diào)制、濾波、卷積碼、Turbo碼和LDPC碼的處理，并可以任意的格式進行組合聯(lián)通，實現(xiàn)多制式的通信信號的統(tǒng)一解調(diào)，并具有良好的可擴展性；接口類型豐富，支持可擴展接口，可擴展應(yīng)用于各種移動通信系統(tǒng)中，實現(xiàn)SoC芯片的廣泛應(yīng)用。

對所公開的實施例的上述說明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對這些實施例的多種修改對本領(lǐng)域的專業(yè)技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實施例中實現(xiàn)。因此，本發(fā)明將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。