本發(fā)明涉及通信領(lǐng)域，具體而言，涉及一種時鐘輸出方法及裝置。

背景技術(shù)：

在通信設(shè)備應(yīng)用中，很多接口要求實現(xiàn)發(fā)送端能夠跟隨接收端的頻率，稱之為定時環(huán)回功能(Loop Timing)。例如傳統(tǒng)的同步光纖網(wǎng)絡(luò)(Synchronous Optiical Network，簡稱為SONET)/同步數(shù)字體系(Synchronous Digital Hierarchy，簡稱為SDH)傳輸網(wǎng)絡(luò)，骨干網(wǎng)和城域網(wǎng)中光傳送網(wǎng)絡(luò)(Optical Transport Network，簡稱為OTN)，分組網(wǎng)絡(luò)中的同步以太網(wǎng)(Synchronous Ethernet networks)等都有端口間頻率同步的需求。在通信設(shè)備端口頻率同步的系統(tǒng)設(shè)計中，相關(guān)技術(shù)中的端口頻率同步實現(xiàn)方案一般采用外部時鐘模式和線路時鐘模式兩種。

圖1是相關(guān)技術(shù)中的外部時鐘模式下的端口頻率同步示意圖。由圖1可知，當(dāng)采用外部時鐘模式的端口頻率同步方式時，網(wǎng)絡(luò)設(shè)備需要從外部大樓綜合定時系統(tǒng)(Building Integrated Timing System，簡稱為BITS)時鐘源中獲取時鐘信息，這種同步時鐘的分發(fā)是最可靠的方式，但是在中心機房需要增加昂貴的BITS設(shè)備。

圖2是相關(guān)技術(shù)中的線路時鐘模式下的端口頻率同步示意圖，由圖2可知，采用線路時鐘模式時，第一級網(wǎng)絡(luò)設(shè)備使用外部BITS時鐘源，將同步時鐘信息從發(fā)射端口Tx傳遞到第二級網(wǎng)絡(luò)設(shè)備的接收端口Rx。第二級網(wǎng)絡(luò)設(shè)備Rx從接收側(cè)恢復(fù)出同步時鐘信息，同步時鐘信息通過時鐘數(shù)據(jù)恢復(fù)(Clock Data Recovery，簡稱為CDR)恢復(fù)出來的時鐘送到外部窄帶鎖相環(huán)(Phase-Locked Loop，簡稱為PLL)，經(jīng)過PLL處理后提供高質(zhì)量參考時鐘給Tx方向物理層協(xié)議(Physical Layer Protocol，簡稱為PHY)模塊。采用外部鎖相環(huán)的方案每個端口都需要一個外部的鎖相環(huán)來處理恢復(fù)時鐘，當(dāng)設(shè)計高密度多通道接口板時，該接口板會需要增加很多外部鎖相環(huán)。這會帶來額外的成本，更大的功耗，印刷電路板(Printed Circuit Board，簡稱為PCB)設(shè)計復(fù)雜度高等問題。

因此，當(dāng)需要實現(xiàn)端口頻率同步時，采用相關(guān)技術(shù)中的方案會存在著設(shè)備成本高、PCB設(shè)計復(fù)雜的問題。

針對相關(guān)技術(shù)中存在的設(shè)備成本高、PCB設(shè)計復(fù)雜的問題，目前尚未提出有效的解決方案。

技術(shù)實現(xiàn)要素：

本發(fā)明提供了一種時鐘輸出方法及裝置，以至少解決相關(guān)技術(shù)中存在的設(shè)備成本高、 PCB設(shè)計復(fù)雜的問題。

根據(jù)本發(fā)明的一個方面，提供了一種時鐘輸出方法，包括：數(shù)字鎖相環(huán)DPLL接收輸出的恢復(fù)時鐘，其中，所述DPLL是使用芯片的邏輯資源配置的；所述DPLL根據(jù)所述DPLL所處的狀態(tài)輸出時鐘。

可選地，所述DPLL接收輸出的所述恢復(fù)時鐘包括：所述DPLL接收串行器Serdes發(fā)送側(cè)輸出的恢復(fù)時鐘；所述DPLL根據(jù)所述DPLL所處的狀態(tài)輸出時鐘包括：所述DPLL根據(jù)所述DPLL處于的狀態(tài)向串行器Serdes接收側(cè)輸出時鐘。

可選地，所述DPLL在根據(jù)所述DPLL所處的狀態(tài)輸出時鐘之前，還包括：所述DPLL按照所述Serdes發(fā)送側(cè)的參考時鐘的要求配置所述DPLL內(nèi)部組件的參數(shù)，其中，所述DPLL內(nèi)部組件包括以下至少之一：鑒相器、濾波器、頻率相位控制器。

可選地，所述DPLL根據(jù)所述DPLL所處的狀態(tài)輸出時鐘包括：所述DPLL確定所述DPLL所處的狀態(tài)，其中，所述狀態(tài)包括以下之一：自由震蕩狀態(tài)、保持狀態(tài)、鎖定狀態(tài)；所述DPLL根據(jù)確定的狀態(tài)輸出時鐘。

可選地，所述DPLL根據(jù)確定的狀態(tài)輸出時鐘包括：當(dāng)所述DPLL所處的狀態(tài)為自由震蕩狀態(tài)時，所述DPLL根據(jù)配置的所述DPLL內(nèi)部組件的參數(shù)向所述Serdes發(fā)送側(cè)發(fā)送一個自由時鐘，其中，所述自由時鐘的頻率與所述恢復(fù)時鐘的頻率不相關(guān)；當(dāng)所述DPLL所處的狀態(tài)為保持狀態(tài)時，所述DPLL根據(jù)配置的所述DPLL內(nèi)部組件的參數(shù)向所述Serdes發(fā)送端發(fā)送一個固定頻率的時鐘，其中，所述固定頻率為所述DPLL前面鎖定過的時鐘的頻率；當(dāng)所述DPLL所處的狀態(tài)為鎖定狀態(tài)時，所述DPLL根據(jù)配置的所述DPLL內(nèi)部組件的參數(shù)對所述恢復(fù)時鐘進行處理；所述DPLL將處理后的恢復(fù)時鐘發(fā)送給所述Serdes發(fā)送側(cè)。

根據(jù)本發(fā)明的另一方面，提供了一種時鐘輸出裝置，所述裝置應(yīng)用于數(shù)字鎖相環(huán)DPLL中，包括：接收模塊，用于接收輸出的恢復(fù)時鐘，其中，所述DPLL是使用芯片的邏輯資源配置的；輸出模塊，用于根據(jù)所述DPLL所處的狀態(tài)輸出時鐘。

可選地，所述接收模塊包括：接收串行器Serdes發(fā)送側(cè)輸出的恢復(fù)時鐘；所述輸出模塊包括：根據(jù)所述DPLL處于的狀態(tài)向串行器Serdes接收側(cè)輸出時鐘。

可選地，所述裝置還包括：配置模塊，用于按照所述Serdes發(fā)送側(cè)的參考時鐘的要求配置所述DPLL內(nèi)部組件的參數(shù)，其中，所述DPLL內(nèi)部組件包括以下至少之一：鑒相器、濾波器、頻率相位控制器。

可選地，所述輸出模塊包括：確定單元，用于確定所述DPLL所處的狀態(tài)，其中，所述狀態(tài)包括以下之一：自由震蕩狀態(tài)、保持狀態(tài)、鎖定狀態(tài)；輸出單元，用于根據(jù)確定的狀態(tài)輸出時鐘。

可選地，所述輸出單元包括：當(dāng)所述DPLL所處的狀態(tài)為自由震蕩狀態(tài)時，所述 DPLL根據(jù)配置的所述DPLL內(nèi)部組件的參數(shù)向所述Serdes發(fā)送側(cè)發(fā)送一個自由時鐘，其中，所述自由時鐘的頻率與所述恢復(fù)時鐘的頻率不相關(guān)；當(dāng)所述DPLL所處的狀態(tài)為保持狀態(tài)時，所述DPLL根據(jù)配置的所述DPLL內(nèi)部組件的參數(shù)向所述Serdes發(fā)送端發(fā)送一個固定頻率的時鐘，其中，所述固定頻率為所述DPLL前面鎖定過的時鐘的頻率；當(dāng)所述DPLL所處的狀態(tài)為鎖定狀態(tài)時，所述DPLL根據(jù)配置的所述DPLL內(nèi)部組件的參數(shù)對所述恢復(fù)時鐘進行處理；所述DPLL將處理后的恢復(fù)時鐘發(fā)送給所述Serdes發(fā)送側(cè)。

通過本發(fā)明，采用數(shù)字鎖相環(huán)DPLL接收輸出的恢復(fù)時鐘，其中，所述DPLL是使用芯片的邏輯資源配置的；所述DPLL根據(jù)所述DPLL所處的狀態(tài)輸出時鐘，解決了相關(guān)技術(shù)中存在的設(shè)備成本高、PCB設(shè)計復(fù)雜的問題，進而達到了降低設(shè)備成本和PCB設(shè)計復(fù)雜度的效果。

附圖說明

此處所說明的附圖用來提供對本發(fā)明的進一步理解，構(gòu)成本申請的一部分，本發(fā)明的示意性實施例及其說明用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的不當(dāng)限定。在附圖中：

圖1是相關(guān)技術(shù)中的外部時鐘模式下的端口頻率同步示意圖；

圖2是相關(guān)技術(shù)中的線路時鐘模式下的端口頻率同步示意圖；

圖3是根據(jù)本發(fā)明實施例的時鐘輸出方法的流程圖；

圖4是根據(jù)本發(fā)明實施例的時鐘輸出裝置的結(jié)構(gòu)框圖；

圖5是根據(jù)本發(fā)明實施例的時鐘輸出裝置的優(yōu)選結(jié)構(gòu)框圖；

圖6是根據(jù)本發(fā)明實施例的時鐘輸出裝置中輸出模塊44的結(jié)構(gòu)框圖；

圖7是根據(jù)本發(fā)明實施例的單芯片實現(xiàn)通信設(shè)備端口頻率同步的實現(xiàn)裝置示意圖；

圖8是根據(jù)本發(fā)明實施例的單芯片實現(xiàn)通信設(shè)備端口頻率同步的方法流程圖。

具體實施方式

下文中將參考附圖并結(jié)合實施例來詳細說明本發(fā)明。需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互組合。

需要說明的是，本發(fā)明的說明書和權(quán)利要求書及上述附圖中的術(shù)語“第一”、“第二”等是用于區(qū)別類似的對象，而不必用于描述特定的順序或先后次序。

在本實施例中提供了一種時鐘輸出方法，圖3是根據(jù)本發(fā)明實施例的時鐘輸出方法的流程圖，如圖3所示，該流程包括如下步驟：

步驟S302，數(shù)字鎖相環(huán)DPLL接收輸出的恢復(fù)時鐘，其中，該DPLL是使用芯片的邏輯資源配置的；

步驟S304，上述DPLL根據(jù)DPLL所處的狀態(tài)輸出時鐘。

通過上述步驟，利用數(shù)字鎖相環(huán)(Digital Phase Locked Loop，簡稱為DPLL)接收恢復(fù)時鐘以及輸出時鐘，并且，該DPLL是利用芯片的邏輯資源配置的數(shù)字鎖相環(huán)，無需占用芯片內(nèi)部和外部專用鎖相環(huán)資源，因此，在高密度多端口通信設(shè)備接口板設(shè)計中，可以完全按照物理端口數(shù)量滿配DPLL，并且極大的降低了設(shè)備成本以及PCB的設(shè)計復(fù)雜度，從而解決了相關(guān)技術(shù)中存在的設(shè)備成本高、PCB設(shè)計復(fù)雜的問題，進而達到了降低設(shè)備成本和PCB設(shè)計復(fù)雜度的效果。

在一個可選的實施例中，上述DPLL接收輸出的恢復(fù)時鐘包括：該DPLL接收串行器Serdes發(fā)送側(cè)輸出的恢復(fù)時鐘；上述DPLL根據(jù)DPLL所處的狀態(tài)輸出時鐘包括：該DPLL根據(jù)DPLL處于的狀態(tài)向串行器Serdes接收側(cè)輸出時鐘。其中，DPLL在接收Serdes發(fā)送側(cè)輸出的恢復(fù)時鐘之前，Serdes發(fā)送側(cè)可以首先獲取恢復(fù)時鐘，其獲取方式可以為多種，下面以一種示例進行說明：Serdes接收側(cè)中的串行器時鐘數(shù)據(jù)恢復(fù)Serdes CDR從高速串行碼流中恢復(fù)時鐘信號，即獲取恢復(fù)時鐘。

在一個可選的實施例中，上述DPLL在根據(jù)DPLL所處的狀態(tài)輸出時鐘之前，還包括：該DPLL按照Serdes發(fā)送側(cè)的參考時鐘的要求配置DPLL內(nèi)部組件的參數(shù)，其中，該DPLL內(nèi)部組件包括以下至少之一：鑒相器、濾波器、頻率相位控制器。需要說明的是，DPLL按照Serdes發(fā)送側(cè)的參考時鐘的要求配置DPLL內(nèi)部組件的參數(shù)的操作和上述的數(shù)字鎖相環(huán)DPLL接收輸出的恢復(fù)時鐘的操作的先后順序可以為多種，DPLL可以先配置DPLL內(nèi)部組件的參數(shù)，然后再接收恢復(fù)時鐘；也可以先接收恢復(fù)時鐘，再配置DPLL內(nèi)部組件的參數(shù)；當(dāng)然，也可以同時接收恢復(fù)時鐘和配置DPLL內(nèi)部組件的參數(shù)。其中，該DPLL配置上述參數(shù)的目的在于輸出高質(zhì)量的時鐘。

在一個可選的實施例中，上述DPLL根據(jù)DPLL所處的狀態(tài)輸出時鐘包括：該DPLL確定DPLL所處的狀態(tài)，其中，該DPLL所處的狀態(tài)包括以下之一：自由震蕩狀態(tài)、保持狀態(tài)、鎖定狀態(tài)；該DPLL根據(jù)確定的狀態(tài)輸出時鐘。從而確保輸出符合傳輸網(wǎng)絡(luò)協(xié)議對端口時鐘抖動指標要求的高質(zhì)量的時鐘頻率。

在一個可選的實施例中，上述DPLL根據(jù)確定的狀態(tài)輸出時鐘包括：當(dāng)該DPLL所處的狀態(tài)為自由震蕩狀態(tài)時，DPLL根據(jù)配置的DPLL內(nèi)部組件的參數(shù)向Serdes發(fā)送側(cè)發(fā)送一個自由時鐘，其中，該自由時鐘的頻率與恢復(fù)時鐘的頻率不相關(guān)；當(dāng)該DPLL所處的狀態(tài)為保持狀態(tài)時，DPLL根據(jù)配置的DPLL內(nèi)部組件的參數(shù)向Serdes發(fā)送端發(fā)送一個固定頻率的時鐘，其中，該固定頻率為DPLL前面鎖定過的時鐘的頻率；當(dāng)該DPLL所處的狀態(tài)為鎖定狀態(tài)時，DPLL根據(jù)配置的DPLL內(nèi)部組件的參數(shù)對恢復(fù)時鐘進行處理；該DPLL將處理后的恢復(fù)時鐘發(fā)送給Serdes發(fā)送側(cè)。

通過以上的實施方式的描述，本領(lǐng)域的技術(shù)人員可以清楚地了解到根據(jù)上述實施例的方法可借助軟件加必需的通用硬件平臺的方式來實現(xiàn)，當(dāng)然也可以通過硬件，但很多情況下前者是更佳的實施方式?；谶@樣的理解，本發(fā)明的技術(shù)方案本質(zhì)上或者說對現(xiàn)有技術(shù)做出貢獻的部分可以以軟件產(chǎn)品的形式體現(xiàn)出來，該計算機軟件產(chǎn)品存儲在一個存儲介質(zhì)(如ROM/RAM、磁碟、光盤)中，包括若干指令用以使得一臺終端設(shè)備(可以是手機，計算機，服務(wù)器，或者網(wǎng)絡(luò)設(shè)備等)執(zhí)行本發(fā)明各個實施例所述的方法。

在本實施例中還提供了一種時鐘輸出裝置，該裝置用于實現(xiàn)上述實施例及優(yōu)選實施方式，已經(jīng)進行過說明的不再贅述。如以下所使用的，術(shù)語“模塊”可以實現(xiàn)預(yù)定功能的軟件和/或硬件的組合。盡管以下實施例所描述的裝置較佳地以軟件來實現(xiàn)，但是硬件，或者軟件和硬件的組合的實現(xiàn)也是可能并被構(gòu)想的。

圖4是根據(jù)本發(fā)明實施例的時鐘輸出裝置的結(jié)構(gòu)框圖，該裝置可以應(yīng)用于數(shù)字鎖相環(huán)DPLL中，如圖4所示，該裝置包括接收模塊42和輸出模塊44，下面對該裝置進行說明。

接收模塊42，用于接收輸出的恢復(fù)時鐘，其中，該DPLL是使用芯片的邏輯資源配置的；輸出模塊44，連接至上述接收模塊42，用于根據(jù)DPLL所處的狀態(tài)輸出時鐘。

在一個可選的實施例中，上述接收模塊42包括：接收串行器Serdes發(fā)送側(cè)輸出的恢復(fù)時鐘；上述輸出模塊44包括：根據(jù)DPLL處于的狀態(tài)向串行器Serdes接收側(cè)輸出時鐘。

圖5是根據(jù)本發(fā)明實施例的時鐘輸出裝置的優(yōu)選結(jié)構(gòu)框圖，如圖5所示，該裝置除包括圖4所示的所有模塊外，還包括配置模塊52，下面對該裝置進行說明。

配置模塊52，連接至上述輸出模塊44，用于按照Serdes發(fā)送側(cè)的參考時鐘的要求配置DPLL內(nèi)部組件的參數(shù)，其中，該DPLL內(nèi)部組件包括以下至少之一：鑒相器、濾波器、頻率相位控制器。

圖6是根據(jù)本發(fā)明實施例的時鐘輸出裝置中輸出模塊44的結(jié)構(gòu)框圖，如圖6所示，該輸出模塊44包括確定單元62和輸出單元64，下面對該輸出模塊44進行說明。

確定單元62，用于確定DPLL所處的狀態(tài)，其中，該狀態(tài)包括以下之一：自由震蕩狀態(tài)、保持狀態(tài)、鎖定狀態(tài)；輸出單元64，連接至上述確定單元62，用于根據(jù)確定的狀態(tài)輸出時鐘。

在一個可選的實施例中，上述輸出單元64包括：當(dāng)DPLL所處的狀態(tài)為自由震蕩狀態(tài)時，該DPLL根據(jù)配置的DPLL內(nèi)部組件的參數(shù)向Serdes發(fā)送側(cè)發(fā)送一個自由時鐘，其中，該自由時鐘的頻率與恢復(fù)時鐘的頻率不相關(guān)；當(dāng)DPLL所處的狀態(tài)為保持狀態(tài)時，該DPLL根據(jù)配置的DPLL內(nèi)部組件的參數(shù)向Serdes發(fā)送端發(fā)送一個固定頻率的時鐘，其中，該固定頻率為DPLL前面鎖定過的時鐘的頻率；當(dāng)DPLL所處的狀態(tài)為鎖定狀態(tài) 時，該DPLL根據(jù)配置的DPLL內(nèi)部組件的參數(shù)對恢復(fù)時鐘進行處理；DPLL將處理后的恢復(fù)時鐘發(fā)送給Serdes發(fā)送側(cè)。

為解決上述兩種相關(guān)技術(shù)中的端口頻率同步方案存在的問題，本發(fā)明實施例中還提出了一種利用單芯片實現(xiàn)通信設(shè)備端口頻率同步的裝置和方法，利用芯片內(nèi)部邏輯實現(xiàn)的DPLL來處理線路恢復(fù)時鐘，并且，在配置了DPLL的相關(guān)參數(shù)后，能夠輸出高質(zhì)量的參考時鐘給發(fā)送端，從而實現(xiàn)通信設(shè)備上各端口的頻率同步。下面對該裝置及方法進行說明。

圖7是根據(jù)本發(fā)明實施例的單芯片實現(xiàn)通信設(shè)備端口頻率同步的實現(xiàn)裝置示意圖，如圖7所示，該裝置包括以下模塊：

Serdes接收模塊72、Serdes發(fā)送模塊74和DPLL模塊76(同上述的接收模塊42、輸出模塊44和配置模塊52)，下面對該裝置進行說明。

Serdes接收模塊72和Serdes發(fā)送模塊74是高速串行接口的接收和發(fā)送處理模塊。DPLL模塊76用于實現(xiàn)端口頻率同步。其中，Serdes接收模塊72、Serdes發(fā)送模塊74和DPLL模塊76之間的關(guān)系如下。

Serdes接收模塊72跟光模塊接收側(cè)互聯(lián)，除了實現(xiàn)基本的串行數(shù)據(jù)接收、串并轉(zhuǎn)換和解碼以外，主要利用Serdes CDR模塊輸出恢復(fù)時鐘送給DPLL模塊76進行處理。

DPLL模塊76主要實現(xiàn)對CDR恢復(fù)時鐘的鎖定，并根據(jù)配置參數(shù)，生成相應(yīng)高質(zhì)量時鐘給Serdes發(fā)送模塊74。DPLL模塊76中的DPLL控制模塊需要根據(jù)DPLL鎖定狀態(tài)實現(xiàn)自由振蕩、保持和鎖定三種狀態(tài)的切換，確保輸出符合傳輸網(wǎng)絡(luò)協(xié)議對端口時鐘抖動指標要求的高質(zhì)量時鐘頻率。

在系統(tǒng)設(shè)計中，每個物理端口都應(yīng)配有獨立的DPLL。由于DPLL完全是由邏輯單元實現(xiàn)，不占用芯片內(nèi)部和外部專用鎖相環(huán)資源，因此在高密度多端口通信設(shè)備接口板設(shè)計中，可以完全按照物理端口數(shù)量滿配置DPLL，實現(xiàn)端口級別的時鐘頻率同步。按照該實施例中提供的解決方案，可以在提升通信設(shè)備產(chǎn)品性能的同時，節(jié)約硬件成本、功耗和降低單板的設(shè)計難度。

圖8是根據(jù)本發(fā)明實施例的單芯片實現(xiàn)通信設(shè)備端口頻率同步的方法流程圖，如圖8所示，該方法包括如下步驟，：

步驟S802：芯片Serdes接收側(cè)判斷是否接收到有效的高速串行信號，如收到則執(zhí)行S804，否則，繼續(xù)等待；

步驟S804：Serdes CDR鎖定操作，從Serdes接收側(cè)輸出的高速串行碼流中恢復(fù)時鐘信息，當(dāng)CDR狀態(tài)機進入鎖定狀態(tài)，表明此時CDR輸出的恢復(fù)時鐘已經(jīng)穩(wěn)定，可以提供給下級模塊使用，CDR鎖定信號觸發(fā)S806操作；

步驟S806：Serdes接收模塊72判斷CDR鎖定和Serdes接收狀態(tài)等正常后，輸出穩(wěn)定的恢復(fù)時鐘給該端口對應(yīng)的DPLL模塊76；

步驟S808：DPLL模塊76配置相應(yīng)參數(shù)，按照系統(tǒng)對發(fā)送側(cè)參考時鐘的要求配置DPLL內(nèi)部組件，例如鑒相器、濾波器和頻率相位控制等參數(shù)，參數(shù)配置好后等待S810步驟的結(jié)果；

步驟S810：判斷DPLL鎖定狀態(tài)后，執(zhí)行S812、S814和S816三個步驟，在初始化上電鎖定過程中，執(zhí)行步驟S812；在鎖定狀態(tài)下，執(zhí)行步驟S816；在失鎖狀態(tài)下，執(zhí)行步驟S814；

步驟S812：DPLL自由振蕩狀態(tài)，此時DPLL模塊76輸出一個自由時鐘，自由時鐘頻率跟輸入時鐘(同上述的恢復(fù)時鐘)不相關(guān)；

步驟S814：DPLL保持狀態(tài)，此時DPLL在重新鎖定過程中，DPLL模塊76保持前面鎖定的頻率輸出固定頻率的時鐘；

步驟S816：DPLL鎖定狀態(tài)，此時DPLL在鎖定過程中，DPLL模塊76輸出的時鐘的頻率跟隨輸入的恢復(fù)時鐘的頻率；

步驟S818：DPLL模塊76輸出時鐘送給Serdes發(fā)送側(cè)鎖相環(huán)，由鎖相環(huán)倍頻至系統(tǒng)所需要時鐘頻率。

綜上可知，相關(guān)技術(shù)中的實現(xiàn)通信設(shè)備端口頻率同步的方法中，外部時鐘模式方案需要昂貴的BITS設(shè)備；線路時鐘模式使用外部鎖相環(huán)來實現(xiàn)時鐘恢復(fù)會帶來成本、功耗和設(shè)計復(fù)雜度等問題。由于設(shè)計的復(fù)雜度等問題，使用外部鎖相環(huán)實現(xiàn)時鐘恢復(fù)的方案往往無法做到端口級別的頻率同步，只能降低性能實現(xiàn)單板級別的時鐘恢復(fù)。采用本發(fā)明實施例中的方法和裝置，與相關(guān)技術(shù)相比，使用芯片內(nèi)部邏輯資源搭建的DPLL來實現(xiàn)端口時鐘頻率恢復(fù)，可以在提升通信設(shè)備產(chǎn)品性能的同時，節(jié)約硬件成本和降低單板的設(shè)計難度。隨著通信產(chǎn)品物理端口密度提高和成本優(yōu)化壓力增大的趨勢下，使用本專利提供的端口頻率同步方法來設(shè)計接口單板，有利于降低成本和降低功耗，提高單板設(shè)計靈活性。

需要說明的是，上述各個模塊是可以通過軟件或硬件來實現(xiàn)的，對于后者，可以通過以下方式實現(xiàn)，但不限于此：上述模塊均位于同一處理器中；或者，上述模塊分別位于多個處理器中。

本發(fā)明的實施例還提供了一種存儲介質(zhì)?？蛇x地，在本實施例中，上述存儲介質(zhì)可以被設(shè)置為存儲用于執(zhí)行以下步驟的程序代碼：

S1，數(shù)字鎖相環(huán)DPLL接收輸出的恢復(fù)時鐘，其中，該DPLL是使用芯片的邏輯資源配置的；

S2，上述DPLL根據(jù)DPLL所處的狀態(tài)輸出時鐘。

可選地，在本實施例中，上述存儲介質(zhì)可以包括但不限于：U盤、只讀存儲器(Read-Only Memory，簡稱為ROM)、隨機存取存儲器(Random Access Memory，簡稱為RAM)、移動硬盤、磁碟或者光盤等各種可以存儲程序代碼的介質(zhì)。

可選地，本實施例中的具體示例可以參考上述實施例及可選實施方式中所描述的示例，本實施例在此不再贅述。

顯然，本領(lǐng)域的技術(shù)人員應(yīng)該明白，上述的本發(fā)明的各模塊或各步驟可以用通用的計算裝置來實現(xiàn)，它們可以集中在單個的計算裝置上，或者分布在多個計算裝置所組成的網(wǎng)絡(luò)上，可選地，它們可以用計算裝置可執(zhí)行的程序代碼來實現(xiàn)，從而，可以將它們存儲在存儲裝置中由計算裝置來執(zhí)行，并且在某些情況下，可以以不同于此處的順序執(zhí)行所示出或描述的步驟，或者將它們分別制作成各個集成電路模塊，或者將它們中的多個模塊或步驟制作成單個集成電路模塊來實現(xiàn)。這樣，本發(fā)明不限制于任何特定的硬件和軟件結(jié)合。

以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。