基于fpga的同步脈沖抖動抑制方法及系統(tǒng)的制作方法
【專利摘要】本發(fā)明公開了一種基于FPGA的同步脈沖抖動抑制方法及系統(tǒng)，通過先記錄外部脈沖到達(dá)時刻，并緩沖在FPGA片上BlockRAM，然后預(yù)測下一個同步脈沖到達(dá)時刻，并依此觸發(fā)產(chǎn)生本地同步脈沖，實現(xiàn)抖動消除，可同時滿足縮短捕捉時間和高抖動抑制，提高了再生同步脈沖的抖動性能和穩(wěn)定性，適用于對中低頻同步信號處理，且實時性要求較高的場合。
【專利說明】基于FPGA的同步脈沖抖動抑制方法及系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種基于FPGA的同步脈沖抖動抑制方法及系統(tǒng)，屬于數(shù)據(jù)采集、通信和測試【技術(shù)領(lǐng)域】。
【背景技術(shù)】
[0002]目前，分時復(fù)用數(shù)字通信網(wǎng)極度依賴同步信號，若本地恢復(fù)的同步信號發(fā)生較大抖動，在某些情況下就可能引起設(shè)備性能的惡化導(dǎo)致數(shù)據(jù)采樣出錯，而出現(xiàn)通信誤碼。在級聯(lián)通信系統(tǒng)中，同步抖動會使再生后的信號產(chǎn)生一個位置調(diào)制，它不但使再生判決瞬間信噪比惡化，而且還反映到再生后的信號中，傳到下一個中繼器，抖動沿中繼鏈往下積累，從而限制了通信距離，定時抖動的存在，使得接收機(jī)同步系統(tǒng)不能準(zhǔn)確地跟蹤和捕獲接收信號的定時信息。所以，為了降低系統(tǒng)的誤碼率，就必須采用各種有效的辦法來抑制定時抖動的產(chǎn)生。
[0003]在工業(yè)控制和電力自動化領(lǐng)域，為了同步記錄各種異步發(fā)生的事件或信號量，需要對不同物理分布的數(shù)據(jù)采集裝置進(jìn)行同步測量，而同步脈沖的抖動會導(dǎo)致精密測量誤差增大，同步測量失去參考意義。此外，即使同步參考源等間隔向被同步設(shè)備發(fā)送同步幀，因為晶體老化和抖動及鏈路傳輸?shù)仍蛞矔腚S機(jī)抖動，仍需在被同步設(shè)備側(cè)采取措施消除抖動。
[0004]為解決上述同步抖動帶來的問題已經(jīng)出現(xiàn)的多種方法，主要表現(xiàn)如下:
[0005]I)提高脈沖產(chǎn)生和傳輸電路的穩(wěn)定性，為了降低脈沖寬度和周期的變化，源端的脈沖發(fā)生電路必須采用高穩(wěn)定度晶體，同時要能產(chǎn)生具有較穩(wěn)定帶寬和周期的脈沖序列，同時保證同步脈沖從源端到目標(biāo)端傳輸抖動；
[0006]2)通過VCO和軟件校準(zhǔn)的方法，以高穩(wěn)定的壓控晶體(VCO)為本地頻率源，通過測量外部同步脈沖的周期，將周期誤差進(jìn)行卡爾曼濾波后轉(zhuǎn)換為DAC的輸入值，調(diào)整本地晶振的輸出頻率，從而獲得一個長期與短期穩(wěn)定度都很好的頻標(biāo)，來作為后級同步脈沖再生回路的頻率產(chǎn)生本地同步脈沖；
[0007]3)數(shù)字鎖相環(huán)，利用相位檢測器檢測輸入脈沖和輸出脈沖之間的相位差并通過環(huán)路濾波器對相位差進(jìn)行累積和平滑進(jìn)而控制數(shù)控振蕩器實現(xiàn)抖動消除。
[0008]盡管上述的同步抖動的抑制方法，能有效地消除外同步信號中的一部分時延抖動，但各有缺點(diǎn)，方法I)的發(fā)送方必須采用高穩(wěn)定時基，同時保證傳輸過程的低抖動，難度較大；方法2)需要VCO和DAC等復(fù)雜電路，成本較高且基于卡爾曼濾波算法包括矩陣求逆運(yùn)算和矩陣連乘運(yùn)算等迭代過程，運(yùn)算較為復(fù)雜，難以在FPGA平臺上實現(xiàn)；方法3)在使用鎖相環(huán)的方案中要么使用簡單單環(huán)方案，導(dǎo)致無法實現(xiàn)短的捕捉時間和較窄的環(huán)路帶寬之間同時到達(dá)最優(yōu)，要么使使用復(fù)雜的雙環(huán)加VCXO的方案使整個成本和復(fù)雜度上升可靠性下降，而且，所有鎖相環(huán)無一例外都引入負(fù)反饋回路，導(dǎo)致環(huán)路鎖定時間變長，影響實時性。
[0009]因此，尋找一種有效的抗同步抖動的方法，是當(dāng)前急需解決的問題。
【發(fā)明內(nèi)容】

[0010]為了克服現(xiàn)有技術(shù)存在的不足及缺陷，本發(fā)明提供的基于FPGA的同步脈沖抖動抑制方法及系統(tǒng)，通過先記錄外部脈沖到達(dá)時刻，并緩沖在FPGA片上Block RAM，然后預(yù)測下一個同步脈沖到達(dá)時刻，并依此觸發(fā)新的本地脈沖，實現(xiàn)抖動消除，同時滿足縮短捕捉時間和高抖動抑制，具有良好的應(yīng)用前景。
[0011]本發(fā)明是通過如下步驟實現(xiàn)的:
[0012]步驟(1)，通過邊沿檢測器檢測外同步脈沖的上升沿，并在上升沿到達(dá)時記錄當(dāng)前自由運(yùn)行定時器的值，將該值作為當(dāng)前時間戳tn，寫入FPGA的片上BlockRAM ；
[0013]步驟(2)，外同步信號上升沿過后，將BlockRAM中記錄的時間戳取出構(gòu)造序列 ；
[0014]步驟(3)，選取{tn}的VW…、tn*n+l個觀測數(shù)據(jù),構(gòu)造差序列{Atn}，使得Atn= ?η-νι，利用{Atn}的均值來估計輸入同步脈沖的間「Rr
[0015]步驟(4)，選取序列{tn}的W…、、共η個觀測數(shù)據(jù)構(gòu)建基準(zhǔn)序列{ts n}，使得& = I1+S1A- =r -(η-\)Τ =tm]+t其中，I1為對應(yīng)L時外同步脈沖基準(zhǔn)時刻，E1-..enStsytsn相對于tml的隨機(jī)抖動，并用{tsn}的均值估計出主設(shè)備同步脈沖的基準(zhǔn)時刻I;
[0016]步驟(5)，構(gòu)建線性估計方程f?+1 =Zml +/#，根據(jù)已經(jīng)估計的同步脈沖間隔和外同步脈沖基準(zhǔn)時刻L1，預(yù)測新的同步脈沖到達(dá)時刻L1;
[0017]步驟(6)，將f?+1減去需要偏移量后寫入輸出比較器的輸出寄存器；
[0018]步驟(7)，輸出比較器不斷比較本地自由運(yùn)行的定時器和輸出寄存器的值，一旦二者一致，觸發(fā)同步脈沖再生器展寬輸出本地同步脈沖。
[0019]前述的基于FPGA的同步脈沖抖動抑制方法，其特征在于:步驟(3)選取{tn}的tQ、
h、t2、…、tn*n+l個觀測數(shù)據(jù)，構(gòu)建差序列{Atn}，并利用公式⑴估計輸入同步脈沖的
間隔Ts，
[0020]
【權(quán)利要求】
1.一種基于FPGA的同步脈沖抖動抑制方法，其特征在于:包括以下步驟， 步驟(1)，通過邊沿檢測器檢測外同步脈沖的上升沿，并在上升沿到達(dá)時記錄當(dāng)前自由運(yùn)行定時器的值，將該值作為當(dāng)前時間戳tn，寫入FPGA的片上BlockRAM ； 步驟(2)，外同步信號上升沿過后，將BlockRAM中記錄的時間戳取出構(gòu)造序列{tn}； 步驟(3)，選取{tn}的tQ、V t2、…、tn*n+l個觀測數(shù)據(jù)，構(gòu)造差序列{Atn}，使得Atn = W1，利用{AtJ的均值來估計輸入同步脈沖的間隔之； 步驟⑷，選取序列{tn}的^吣次共11個觀測數(shù)據(jù)構(gòu)建基準(zhǔn)序列{ts—J，使得ts—i== tml+ ε t =t -{n-\)fs =tmJ+en，其中，tm—:為對應(yīng)h時外同步脈沖基準(zhǔn)時刻， ^為^^^”相對于七^的隨機(jī)抖動’并用{ts J的均值估計出主設(shè)備同步脈沖的基準(zhǔn)時刻L； 步驟(5)，構(gòu)建線性估計方程，根據(jù)已經(jīng)估計的同步脈沖間「R71和外同步脈沖基準(zhǔn)時刻L，預(yù)測新的同步脈沖到達(dá)時刻L1; 步驟(6)，將? ,減去需要偏移量后寫入輸出比較器的輸出寄存器； 步驟(J)，輸出比較器不斷比較本地自由運(yùn)行的定時器和輸出寄存器的值，一旦二者一致，觸發(fā)同步脈沖再生器展寬輸出本地同步脈沖。
2.根據(jù)權(quán)利要求1所述的基于FPGA的同步脈沖抖動抑制方法，其特征在于:步驟(3)選取It1J的…、tn*n+l個觀測數(shù)據(jù)，構(gòu)建差序列{ AtJ，并利用公式⑴估計輸入同步脈沖的間隔?，
3.根據(jù)權(quán)利要求1所述的基于FPGA的同步脈沖抖動抑制方法，其特征在于:步驟(4)根據(jù)序列{tsn}的均值，利用公式(2)估算主設(shè)備同步脈沖發(fā)生時刻4α，

4.運(yùn)行權(quán)利要求1所述的基于FPGA的同步脈沖抖動抑制方法的系統(tǒng)，其特征在于:包括在FPGA芯片內(nèi)構(gòu)建的以下部件， 邊沿檢測器，用來檢測外同步脈沖的上升沿同時觸發(fā)時間戳記錄； 時間戳記錄和參數(shù)計算器，用于記錄外同步脈沖到達(dá)時刻并估算外同步脈沖的間隔?和外同步脈沖的基準(zhǔn)時刻L> BlockRAM，位于FPGA片上RAM資源，用來存儲時間戳數(shù)據(jù)； 本地自由運(yùn)行定時器，用于產(chǎn)生時間戳和參與輸出觸發(fā)脈沖形成； 同步預(yù)測器，由估算的輸入同步脈沖的間「Rr和主設(shè)備同步脈沖發(fā)生時刻L，預(yù)測新的同步脈沖到達(dá)時刻，并根據(jù)需要進(jìn)行移相； 輸出比較器，通過不斷比較?+1和本地自由運(yùn)行定時器，當(dāng)二者一致時輸出同步觸發(fā)脈沖； 同步脈沖再生器，在輸出比較器的觸發(fā)下展寬輸出本地同步脈沖； 所述邊沿檢測器的輸入端輸入外部同步信號，邊沿檢測器的輸出端與時間戳記錄及參數(shù)計算器相連接，所述時間戳記錄及參數(shù)計算器分別與BlockRAM、本地自由運(yùn)行定時器相連接，所述時間戳記錄及參數(shù)計算器的參數(shù)輸出端依次連接有同步預(yù)測器、輸出比較器和同步脈沖再生器，所述本地自由運(yùn)行定時器還與輸出比較器相連接，所述同步脈沖再生器展寬輸出本地同步脈沖。
【文檔編號】H04J3/06GK103905137SQ201410166706
【公開日】2014年7月2日 申請日期:2014年4月23日 優(yōu)先權(quán)日:2014年4月23日
【發(fā)明者】龐吉耀 申請人:南京磐能電力科技股份有限公司