專利名稱：高速載荷數(shù)據(jù)模擬源的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高速載荷數(shù)據(jù)模擬源，屬于遙感衛(wèi)星的星上有效載荷技術(shù)領(lǐng)域。
背景技術(shù)：
數(shù)傳分系統(tǒng)是遙感衛(wèi)星一個(gè)重要的組成部分，衛(wèi)星在軌運(yùn)行時(shí)，數(shù)傳分系統(tǒng)負(fù)責(zé)接收、存儲(chǔ)和傳輸星上有效載荷捕捉到的高分辨率圖像的像素?cái)?shù)據(jù)。星上有效載荷價(jià)格昂貴，容易受損，在地面調(diào)試和測(cè)試數(shù)傳分系統(tǒng)時(shí)，需要頻繁對(duì)有效載荷進(jìn)行操作，這會(huì)造成有效載荷的損壞。

發(fā)明內(nèi)容
本發(fā)明目的是為了解決遙感衛(wèi)星的數(shù)傳分系統(tǒng)在地面調(diào)試和測(cè)試時(shí)，對(duì)有效載荷頻繁進(jìn)行操作會(huì)造成有效載荷損壞的問(wèn)題，提供了一種高速載荷數(shù)據(jù)模擬源。

本發(fā)明所述高速載荷數(shù)據(jù)模擬源，它包括計(jì)算機(jī)，它還包括現(xiàn)場(chǎng)可編程門陣列、E2pROM, Flash陣列、SRAM、可調(diào)時(shí)鐘和24路數(shù)據(jù)輸出LVDS通道，24路數(shù)據(jù)輸出LVDS通道形成四個(gè)數(shù)據(jù)輸出通道，每個(gè)數(shù)據(jù)輸出通道用于輸出6路LVDS信號(hào)；所述Flash陣列為4*4Flash陣列，現(xiàn)場(chǎng)可編程門陣列包括時(shí)鐘控制單元、寄存器組、PCIe接口邏輯單元、SRAM控制器、寫Flash陣列單元、讀Flash陣列單元、E2pROM控制器、四個(gè)FIFO緩沖單元、PRN碼生成單元和數(shù)據(jù)發(fā)送單元，計(jì)算機(jī)用于預(yù)先生成原始圖像的像素?cái)?shù)據(jù)，該像素?cái)?shù)據(jù)通過(guò)PCIe接口發(fā)送到PCIe接口邏輯單元，PCIe接口邏輯單元的DMA引擎將像素?cái)?shù)據(jù)通過(guò)SRAM控制器在SRAM中緩存，再通過(guò)SRAM控制器經(jīng)寫Flash陣列單元緩存到Flash陣列中；計(jì)算機(jī)通過(guò)寄存器組發(fā)送啟動(dòng)文件加載信號(hào)給寫Flash陣列單元，寫flash陣列單元用于緩存像素?cái)?shù)據(jù)，寫Flash陣列單元通過(guò)E2PROM控制器將Flash陣列的壞塊標(biāo)志記錄在E2pROM中；計(jì)算機(jī)通過(guò)寄存器組發(fā)送啟動(dòng)發(fā)送信號(hào)給讀Flash陣列單元，讀Flash陣列單元用于讀Flash陣列，讀Flash陣列單元從E2pR0M中獲得當(dāng)前Flash陣列的壞塊信息,讀Flash陣列單元通過(guò)四個(gè)FIFO緩沖單元將數(shù)據(jù)發(fā)送給數(shù)據(jù)發(fā)送單元；計(jì)算機(jī)通過(guò)寄存器組發(fā)送啟動(dòng)PRN碼加載信號(hào)給PRN碼生成單元，使PRN碼生成單元生成PRN10、PRNl5和PRN23三種偽隨機(jī)碼，PRN碼生成單元生成的數(shù)據(jù)發(fā)送給數(shù)據(jù)發(fā)送單元；計(jì)算機(jī)通過(guò)發(fā)送啟動(dòng)LVDS數(shù)據(jù)發(fā)送信號(hào)給數(shù)據(jù)發(fā)送單元，使數(shù)據(jù)發(fā)送單元開始四個(gè)通道的LVDS數(shù)據(jù)輸出，可調(diào)時(shí)鐘的可調(diào)時(shí)鐘信號(hào)發(fā)送給時(shí)鐘控制單元，時(shí)鐘控制單元的時(shí)鐘信號(hào)發(fā)送給數(shù)據(jù)發(fā)送單元，數(shù)據(jù)發(fā)送單元通過(guò)24路數(shù)據(jù)輸出LVDS通道將接收的數(shù)據(jù)傳送給遙感衛(wèi)星的數(shù)傳分系統(tǒng)。
所述24路數(shù)據(jù)輸出LVDS通道將接收的數(shù)據(jù)在各個(gè)LVDS通道進(jìn)行循環(huán)發(fā)送。所述PCIe接口邏輯單元采用硬IP核實(shí)現(xiàn)。Flash陣列的形成為采用空間并行方法將16片F(xiàn)lash每4片并聯(lián)在一起。本發(fā)明的優(yōu)點(diǎn):遙感衛(wèi)星數(shù)傳分系統(tǒng)主要負(fù)責(zé)對(duì)地傳輸星上有效載荷采集的數(shù)據(jù)。在沒(méi)有星上有效載荷的情況下，為滿足數(shù)傳分系統(tǒng)在地面上的調(diào)試和測(cè)試需求，采用本發(fā)明所述的高速載荷數(shù)據(jù)模擬源，能夠模擬出符合衛(wèi)星在軌運(yùn)行時(shí)的數(shù)據(jù)及時(shí)序，并模擬輸出4個(gè)通道的Ka波段最高300Mbps的連續(xù)數(shù)據(jù)流。它以片內(nèi)集成了 PCIe硬核的Virtex5系列的FPGA為核心控制器件，通過(guò)LVDS接口輸出24路信號(hào)。本發(fā)明所述高速載荷數(shù)據(jù)模擬源在工作時(shí)，使用計(jì)算機(jī)預(yù)先生成原始圖像的像素?cái)?shù)據(jù)，像素?cái)?shù)據(jù)通過(guò)高速數(shù)傳接口加載到載荷數(shù)據(jù)模擬源上，根據(jù)用戶指令，模擬源可以模擬星上載荷產(chǎn)生符合特定要求的像素?cái)?shù)據(jù)，并按照特定的格式和時(shí)序，連續(xù)不斷地發(fā)送數(shù)據(jù)。實(shí)際應(yīng)用表明，本發(fā)明所述高速載荷數(shù)據(jù)模擬源具有很好的通用性和靈活性，能夠滿足遙感衛(wèi)星數(shù)傳分系統(tǒng)的地面調(diào)試和測(cè)試要求。


圖1是本發(fā)明所述高速載荷數(shù)據(jù)模擬源的原理框圖；圖2是本發(fā)明所述高速載荷數(shù)據(jù)模擬源工作原理圖；圖3是本發(fā)明所述高速載荷數(shù)據(jù)模擬源的硬件設(shè)計(jì)原理圖；圖4是Flash陣列中4片F(xiàn)lash并聯(lián)的原理示意圖；圖5是Flash陣列的高速緩沖區(qū)的組成原理圖。
具體實(shí)施例方式具體實(shí)施方式
一:下面結(jié)合圖1、圖2和圖3說(shuō)明本實(shí)施方式，本實(shí)施方式所述高速載荷數(shù)據(jù)模擬源，它包括計(jì)算機(jī)1，它還包括現(xiàn)場(chǎng)可編程門陣列2、E2pR0M3、Flash陣列4、SRAM5、可調(diào)時(shí)鐘6和24路數(shù)據(jù)輸出LVDS通道7，24路數(shù)據(jù)輸出LVDS通道7形成四個(gè)數(shù)據(jù)輸出通道，每個(gè)數(shù)據(jù)輸出通道用于輸出6路LVDS信號(hào)；所述Flash陣列4為4*4Flash陣列，現(xiàn)場(chǎng)可編程門陣列2包括時(shí)鐘控制單元2-1、寄存器組2-2、PCIe接口邏輯單元2-3、SRAM控制器2-4、寫Flash陣列單元2_5、讀Flash陣列單元2_6、E2pR0M控制器2_7、四個(gè)FIFO緩沖單元2-8、PRN碼生成單元2_9和數(shù)據(jù)發(fā)送單元2_10，計(jì)算機(jī)I用于預(yù)先生成原始圖像的像素?cái)?shù)據(jù)，該像素?cái)?shù)據(jù)通過(guò)PCIe接口發(fā)送到PCIe接口邏輯單元2-3，PCIe接口邏輯單元2_3的DMA引擎將像素?cái)?shù)據(jù)通過(guò)SRAM控制器2-4在SRAM5中緩存，再通過(guò)SRAM控制器2_4經(jīng)寫Flash陣列單元2_5緩存到Flash陣列4中；計(jì)算機(jī)I通過(guò)寄存器組2-2發(fā)送啟動(dòng)文件加載信號(hào)給寫Flash陣列單元2_5，寫flash陣列單元2-5用于緩存像素?cái)?shù)據(jù)，寫Flash陣列單元2_5通過(guò)E2pROM控制器2_7將Flash陣列4的壞塊標(biāo)志記錄在E2pR0M3中；計(jì)算機(jī)I通過(guò)寄存器組2-2發(fā)送啟動(dòng)發(fā)送信號(hào)給讀Flash陣列單元2_6，讀Flash陣列單兀2-6用于讀Flash陣列4,讀Flash陣列單兀2-6從E2pR0M3中獲得當(dāng)前Flash陣列的壞塊信息，讀Flash陣列單元2-6通過(guò)四個(gè)FIFO緩沖單元2_8將數(shù)據(jù)發(fā)送給數(shù)據(jù)發(fā)送單元2-10 ；計(jì)算機(jī)I通過(guò)寄存器組2-2發(fā)送啟動(dòng)PRN碼加載信號(hào)給PRN碼生成單元2_9，使PRN碼生成單元2-9生成PRN10、PRN15和PRN23三種偽隨機(jī)碼，PRN碼生成單元2_9生成的數(shù)據(jù)發(fā)送給數(shù)據(jù)發(fā)送單元2-10 ；計(jì)算機(jī)I通過(guò)發(fā)送啟動(dòng)LVDS數(shù)據(jù)發(fā)送信號(hào)給數(shù)據(jù)發(fā)送單元2-10，使數(shù)據(jù)發(fā)送單元2-10開始四個(gè)通道的LVDS數(shù)據(jù)輸出，可調(diào)時(shí)鐘6的可調(diào)時(shí)鐘信號(hào)發(fā)送給時(shí)鐘控制單元2-1，時(shí)鐘控制單元2-1的時(shí)鐘信號(hào)發(fā)送給數(shù)據(jù)發(fā)送單元2-10，數(shù)據(jù)發(fā)送單元2-10通過(guò)24路數(shù)據(jù)輸出LVDS通道7將接收的數(shù)據(jù)傳送給遙感衛(wèi)星的數(shù)傳分系統(tǒng)。本實(shí)施方式中數(shù)據(jù)發(fā)送單元2-10的接口電平形式采用LVDS標(biāo)準(zhǔn)，它支持文件加載和自動(dòng)產(chǎn)生PRN碼兩種數(shù)據(jù)產(chǎn)生方式。工作原理如圖2所示。圖3中的數(shù)據(jù)流盤控制單元通過(guò)圖1中的寫Flash陣列單元2_5和讀Flash陣列單元2-6實(shí)現(xiàn)，圖3中的DCM時(shí)鐘管理通過(guò)圖1中的時(shí)鐘控制單元2-1實(shí)現(xiàn)。模擬源與計(jì)算機(jī)的接口采用PCIe接口，能夠保證數(shù)據(jù)加載速度不小于lOOMB/s，并在后續(xù)的設(shè)計(jì)優(yōu)化中進(jìn)一步提高傳輸速率。為保證高速緩存容量不小于128GB，緩存器件可以采用非易失性器件Flash或者CF卡或者掉電易失性器件DDR2?？紤]到通用性，模擬源的電路板尺寸為標(biāo)準(zhǔn)的3U板卡，而CF卡體積較大。DDR2芯片的容量又太小，在模塊尺寸為3U和緩存容量較大的情況下，采用NAND Flash,即 Flash 陣列 4。
具體實(shí)施方式
二:本實(shí)施方式對(duì)實(shí)施方式一作進(jìn)一步說(shuō)明，本實(shí)施方式所述24路數(shù)據(jù)輸出LVDS通道7將接收的數(shù)據(jù)在各個(gè)LVDS通道進(jìn)行循環(huán)發(fā)送。
具體實(shí)施方式
三:下面結(jié)合圖1、圖2和圖3進(jìn)行說(shuō)明，本實(shí)施方式對(duì)實(shí)施方式一或二作進(jìn)一步說(shuō)明，本實(shí)施方式所述PCIe接口邏輯單元2-3采用硬IP核實(shí)現(xiàn)。
具體實(shí)施方式
四:下面結(jié)合圖1至圖5進(jìn)行說(shuō)明，本實(shí)施方式對(duì)實(shí)施方式一、二或三作進(jìn)一步說(shuō)明，本實(shí)施方式所述Flash陣列4的形成為采用空間并行方法將16片F(xiàn)lash每4片并聯(lián)在一起。本發(fā)明中現(xiàn)場(chǎng)可編程門陣列2米用集成了 PCIe硬核的Virtex5系列的FPGA實(shí)現(xiàn)，圖3所示，它的外圍電路采用16片容量為8GB的非易失性NAND Flash作為高速數(shù)據(jù)緩沖單元，即Flash陣列4，通過(guò)24路數(shù)據(jù)輸出LVDS通道7輸出24路信號(hào)。本發(fā)明的技術(shù)指標(biāo)如下:I)數(shù)據(jù)輸出分為4個(gè)通道，每個(gè)通道數(shù)據(jù)的時(shí)序獨(dú)立可調(diào)。每個(gè)通道6路LVDS信號(hào)輸出，要求4個(gè)通道能夠同時(shí)發(fā)送24路LVDS信號(hào)；2)輸出時(shí)鐘頻率可調(diào)，時(shí)鐘頻率可調(diào)范圍為IOMHz 150MHz，步長(zhǎng)IMHz ；3)鐘碼相位關(guān)系可調(diào)，默認(rèn)情況下，時(shí)鐘上升沿對(duì)齊碼字和數(shù)據(jù)信號(hào)的跳變沿；要求時(shí)鐘上升沿與數(shù)據(jù)跳變沿的誤差獨(dú)立可調(diào)，調(diào)整范圍為-25% 25%時(shí)鐘周期，步長(zhǎng)為5% ；4)模擬源支持文件加載和自動(dòng)產(chǎn)生PRN碼兩種方式。文件加載方式支持將用戶指定的文件加載至各個(gè)通道進(jìn)行循環(huán)發(fā)送，并支持一次性加載多個(gè)文件。按照文件序號(hào)依次從某個(gè)數(shù)據(jù)通道循環(huán)發(fā)送。支持單個(gè)文件大小為O 2GB。加載速度不低于ΙΟΟΜΒ/s。每個(gè)通道分配的高速緩存不小于32GB。自動(dòng)產(chǎn)生的PRN碼型包括PN10、PN15和PN23。本發(fā)明所述高速載荷數(shù)據(jù)模擬源的硬件設(shè)計(jì):模擬源的硬件結(jié)構(gòu)以FPGA為控制核心，外圍電路分別由電源電路、存儲(chǔ)器電路、可調(diào)時(shí)鐘電路及LVDS發(fā)送電路等組成。通過(guò)高速PCIe接口接收計(jì)算機(jī)加載的圖像數(shù)據(jù)，將圖像數(shù)據(jù)緩存到Flash陣列中。在用戶指令下，將Flash陣列中的圖像數(shù)據(jù)讀出按照標(biāo)準(zhǔn)的數(shù)據(jù)幀格式通過(guò)4個(gè)通道的LVDS電路發(fā)送出去。PCIeX4鏈路接口速率高達(dá)lGB/s，而每通道Flash陣列加載速率為lOOMB/s，與PCIe接口的接收速率不匹配，并且由于FPGA內(nèi)部的存儲(chǔ)資源有限，因此設(shè)計(jì)了外部SRAM緩存單元，用于緩存PCIe接口的高速數(shù)據(jù)流。NAND Flash芯片在出廠時(shí)和使用過(guò)程中都會(huì)出現(xiàn)壞塊，出廠時(shí)的壞塊叫做固有壞塊，可以通過(guò)讀取每塊擴(kuò)展區(qū)中的壞塊標(biāo)識(shí)對(duì)其識(shí)別。使用過(guò)程中出現(xiàn)的壞塊叫做使用壞塊，必須對(duì)其進(jìn)行標(biāo)識(shí)，避免對(duì)其進(jìn)行寫入和擦除操作。傳統(tǒng)的方法是在NAND Flash中開辟一個(gè)區(qū)域用于記錄壞塊標(biāo)識(shí)，但存儲(chǔ)壞塊標(biāo)識(shí)的區(qū)域在使用過(guò)程中也可能變成壞塊，這時(shí)需要將該區(qū)域中的壞塊標(biāo)識(shí)拷貝到新的好塊中。如果新的好塊在使用過(guò)程中又變成壞塊，那么仍需繼續(xù)上述拷貝操作，這大大增加了 Flash壞塊管理的復(fù)雜程度。為了簡(jiǎn)化壞塊管理的操作流程，提高效率，同時(shí)保證壞塊標(biāo)識(shí)的準(zhǔn)確性，采用非易失零出錯(cuò)的存儲(chǔ)介質(zhì)E2pROM記錄壞塊標(biāo)識(shí)。模擬源的PCIe接口采用硬IP核實(shí)現(xiàn)。采用硬IP核的優(yōu)勢(shì)在于性能穩(wěn)定，已對(duì)FPGA進(jìn)行了優(yōu)化，運(yùn)行效率高，并且不占用其它邏輯資源，可以用于復(fù)雜的邏輯應(yīng)用。Xilinx是可編程器件領(lǐng)域的領(lǐng)導(dǎo)者，目前市場(chǎng)上多采用其提供的IP硬核實(shí)現(xiàn)PCIe設(shè)計(jì)。從設(shè)計(jì)的可實(shí)現(xiàn)性和可信賴性角度考慮，選擇Xilinx公司的FPGA。綜合考慮I/O管腳數(shù)量、邏輯資源總量以及成本，選用Virtex-5系列XC5VLX110T完成本發(fā)明。使用FPGA內(nèi)嵌的PCI Express EndPoint Block硬核實(shí)現(xiàn)X4Lane寬度的數(shù)據(jù)傳輸通道,單向數(shù)據(jù)傳輸帶寬理論上可達(dá)lGB/s。Virtex-5LX系列提供1.25Gbps差分1/0和800Mbps單端1/0，所以單端1/0足以支持LVDS發(fā)送時(shí)鐘最高頻率150MHz的要求，并且支持用戶1/0多達(dá)1200個(gè)。為了滿足加載速度不小于lOOMB/s的要求，采用空間并行技術(shù)將16片F(xiàn)lash每4片并聯(lián)在一起?？臻g并行技術(shù)，即將多個(gè)Flash芯片的1/0引腳并聯(lián)在一起，共享控制和狀態(tài)信號(hào)線，這樣就可以將多片F(xiàn)lash當(dāng)做單片F(xiàn)lash進(jìn)行控制，其原理如圖4所示。圖中每片F(xiàn)lash的8根1/0信號(hào)線并聯(lián)在一起，組成32bits的1/0信號(hào)線；控制信號(hào)CE#、ALE、CLE、RE#、WE#、WP相互連接后共享一個(gè)FPGA 1/0引腳；狀態(tài)信號(hào)R/B是開漏輸出的，因此可以將多片F(xiàn)lash的R/B信號(hào)線通過(guò)上拉電阻接到電源VCC上。從FPGA —側(cè)看，并聯(lián)連接后仍等效為單片F(xiàn)lash，包括控制信號(hào)CE#、ALE、CLE、RE#、WE#、WP和狀態(tài)信號(hào)R/B，但1/0信號(hào)寬度卻變?yōu)樵瓉?lái)的4倍，因此數(shù)據(jù)的存取速率可以提高到單片F(xiàn)lash的4倍。Flash編程時(shí)以頁(yè)為最小單位，所選型號(hào)Flash每頁(yè)存儲(chǔ)容量為8kB，每個(gè)通道為4片F(xiàn)lash并聯(lián)，即一次最小編程數(shù)據(jù)量為32kB。理論上外部緩存單元為32kB即可，但是由于Flash在編程過(guò)程中可能出現(xiàn)壞塊，必須將壞塊中的數(shù)據(jù)重新編程到下一個(gè)好塊中，這時(shí)要重新讀取緩沖區(qū)中的數(shù)據(jù)。考慮到在最壞情況下，在每塊最后一頁(yè)存儲(chǔ)單元編程時(shí)出現(xiàn)壞塊，那么就要從緩沖區(qū)中重新讀取4塊數(shù)據(jù)，S卩1MBX4 = 4MB的數(shù)據(jù)編程到下一個(gè)好塊中，因此緩沖區(qū)的最小存儲(chǔ)容量為4MB。為了提高緩沖區(qū)的數(shù)據(jù)存取速率，采用乒乓操作的方式設(shè)立兩個(gè)4MB的高速緩沖區(qū)，在同一時(shí)間內(nèi)每個(gè)緩沖區(qū)分別進(jìn)行數(shù)據(jù)寫入和讀取操作。高速數(shù)據(jù)緩沖區(qū)由4片Cypress公司的SRAM CY7C1061DV33組成，每?jī)善M成一組緩沖區(qū)，每組緩沖區(qū)存儲(chǔ)容量為4MB，如圖5所示，寫緩沖區(qū)1/2的同時(shí)讀緩沖區(qū)2/1，從宏觀上看高速數(shù)據(jù)緩沖區(qū)的讀寫操作是同時(shí)進(jìn)行的。壞塊記錄采用E2pR0M。Flash陣列的數(shù)據(jù)存儲(chǔ)容量為128GB，F(xiàn)lash芯片每塊的存儲(chǔ)容量為1MB，因此共有128k個(gè)塊，但由于采用4片F(xiàn)lash并聯(lián)的最小控制單元，因此等效塊數(shù)為原來(lái)的1/4，即32k個(gè)塊。可采用Atmel公司的AT28LV010并行E2pROM實(shí)現(xiàn)。四個(gè)數(shù)據(jù)輸出通道對(duì)應(yīng)4個(gè)不同的時(shí)鐘。因此需要時(shí)鐘芯片產(chǎn)生4個(gè)可調(diào)的時(shí)鐘，時(shí)鐘頻率可通過(guò)上位機(jī)配置?？烧{(diào)時(shí)鐘采用CYPRESS公司的CY22150。CY22150內(nèi)部集成一個(gè)鎖相環(huán)，能夠產(chǎn)生低偏移、低抖動(dòng)、高精確度的輸出；輸出頻率的最大值是200MHz。圖1所示，DMA引擎、SRAM控制器2-4和寫Flash陣列單元2-5構(gòu)成數(shù)據(jù)加載部分，讀Flash陣列單元2-6、E2pR0M控制器2_7、四個(gè)FIFO緩沖單元2_8、PRN碼生成單元2_9和數(shù)據(jù)發(fā)送單元2-10構(gòu)成數(shù)據(jù)發(fā)送部分，本發(fā)明的整體邏輯的重點(diǎn)是圖像數(shù)據(jù)發(fā)送部分。對(duì)于數(shù)據(jù)加載部分，計(jì)算機(jī)通過(guò)PCIe接口 DMA引擎以800MB/S的速率經(jīng)過(guò)SRAM的緩存后寫入Flash陣列中。對(duì)于數(shù)據(jù)發(fā)送部分，通過(guò)寄存器組給出啟動(dòng)發(fā)送信號(hào)后，開始讀Flash的過(guò)程。為了解決讀Flash陣列的速率與LVDS接口發(fā)送速率不匹配的問(wèn)題，為每個(gè)發(fā)送通道都設(shè)計(jì)了一個(gè)FIFO緩沖單元。為了保證LVDS接口能持續(xù)不間斷的發(fā)送高速大容量載荷數(shù)據(jù)，F(xiàn)IFO深度的選擇是一個(gè)關(guān)鍵的問(wèn)題。另外，F(xiàn)lash在編程過(guò)程中遇到的壞塊標(biāo)志按一定的規(guī)律記錄在E2pROM單元中，而4個(gè)通道是同時(shí)讀取Flash的，如何避免4個(gè)通道同時(shí)向E2pROM發(fā)讀請(qǐng)求，是另一個(gè)關(guān)鍵的問(wèn)題。讀取Flash的特點(diǎn)是按頁(yè)讀取，每頁(yè)容量8kB。4片F(xiàn)lash并聯(lián)后，讀取一次Flash至少讀取32kB。因?yàn)樽xI次E2pROM的時(shí)間僅為210ns，而且只有在讀完128個(gè)頁(yè)之后才去讀一次E2pR0M，讀E2pROM的時(shí)間可以忽略。所以將每個(gè)通道的FIFO深度設(shè)為32kB。為了避免4個(gè)通道同時(shí)向E2PROM發(fā)讀請(qǐng)求，采用一種排隊(duì)機(jī)制。排隊(duì)錯(cuò)開4個(gè)通道讀E2pROM的請(qǐng)求。在排隊(duì)中，采用互斥鎖的方式?；コ怄i保證在一個(gè)通道的讀請(qǐng)求信號(hào)有效后，其它通道的讀信號(hào)無(wú)效，直到互斥鎖打開。采用NI公司的PXIe-1082機(jī)箱和PXIe_8130嵌入式控制器對(duì)本發(fā)明的數(shù)據(jù)加載速度進(jìn)行測(cè)試，在采用X4鏈路寬度的條件下每槽可以提供lGB/s的專用帶寬。測(cè)試結(jié)果顯示，在加載400MB數(shù)據(jù)量的條件下，寫Flash速度達(dá)到ΙΟΙΜΒ/s，測(cè)試中發(fā)現(xiàn)隨著加載數(shù)據(jù)量的增加，寫Flash速度也增加。這是由于包括中斷延時(shí)、寄存器配置延時(shí)等消耗的時(shí)間是一定的，在數(shù)據(jù)量較大時(shí)，DMA的效率會(huì)比較高。利用Agilent MS06104AlGHz帶寬、4GSa/s采樣率的示波器測(cè)得4個(gè)通道LVDS數(shù)據(jù)發(fā)送速率高達(dá)300Mbps。因此，本發(fā)明所述模擬源能夠正確模擬有效載荷的信號(hào)輸出，滿足數(shù)傳分系統(tǒng)的地面測(cè)試需求。測(cè)試表明:本發(fā)明所述高速載荷數(shù)據(jù)模擬源在遙感衛(wèi)星數(shù)傳分系統(tǒng)的地面測(cè)試和調(diào)試過(guò)程中有重要的應(yīng)用價(jià)值。以Virtex-5FPGA為核心控制器件，128GB Flash陣列為緩存單元，達(dá)到了 4個(gè)通道同時(shí)發(fā)送300Mbps的數(shù)據(jù)發(fā)送速率的指標(biāo)。經(jīng)過(guò)實(shí)際測(cè)試，高速載荷數(shù)據(jù)模擬源能夠滿足模擬衛(wèi)星有效載荷產(chǎn)生高速大容量圖像數(shù)據(jù)，在沒(méi)有星上有效載荷的條件下，縮短了衛(wèi)星數(shù)傳分系統(tǒng)的研發(fā)周期，降低了研制成本，在實(shí)際應(yīng)用中具有很高的靈活性。
權(quán)利要求
1.一種高速載荷數(shù)據(jù)模擬源，它包括計(jì)算機(jī)(I)，其特征在于，它還包括現(xiàn)場(chǎng)可編程門陣列⑵、E2PROM(3)、Flash陣列⑷、SRAM(5)、可調(diào)時(shí)鐘(6)和24路數(shù)據(jù)輸出LVDS通道(7)，24路數(shù)據(jù)輸出LVDS通道(7)形成四個(gè)數(shù)據(jù)輸出通道，每個(gè)數(shù)據(jù)輸出通道用于輸出6路LVDS信號(hào)； 所述Flash陣列(4)為4*4Flash陣列， 現(xiàn)場(chǎng)可編程門陣列(2)包括時(shí)鐘控制單元(2-1)、寄存器組(2-2)、PCIe接口邏輯單元(2-3)、SRAM 控制器(2-4)、寫 Flash 陣列單元(2-5)、讀 Flash 陣列單元(2-6)、E2pROM 控制器(2-7)、四個(gè)FIFO緩沖單元(2-8)、PRN碼生成單元(2_9)和數(shù)據(jù)發(fā)送單元(2_10)， 計(jì)算機(jī)(I)用于預(yù)先生成原始圖像的像素?cái)?shù)據(jù)，該像素?cái)?shù)據(jù)通過(guò)PCIe接口發(fā)送到PCIe接口邏輯單元(2-3)，PCIe接口邏輯單元(2-3)的DMA引擎將像素?cái)?shù)據(jù)通過(guò)SRAM控制器(2-4)在SRAM(5)中緩存，再通過(guò)SRAM控制器(2_4)經(jīng)寫Flash陣列單元(2_5)緩存到Flash陣列(4)中； 計(jì)算機(jī)(I)通過(guò)寄存器組(2-2)發(fā)送啟動(dòng)文件加載信號(hào)給寫Flash陣列單元(2_5)，寫flash陣列單元(2-5)用于緩存像素?cái)?shù)據(jù)，寫Flash陣列單元(2_5)通過(guò)E2pROM控制器(2-7)將Flash陣列⑷的壞塊標(biāo)志記錄在E2pROM (3)中； 計(jì)算機(jī)(I)通過(guò)寄存器組(2-2)發(fā)送啟動(dòng)發(fā)送信號(hào)給讀Flash陣列單元(2_6)，讀Flash陣列單元(2-6)用于讀Flash陣列(4)，讀Flash陣列單元(2-6)從E2pROM(3)中獲得當(dāng)前Flash陣列的壞塊信息，讀Flash陣列單元(2_6)通過(guò)四個(gè)FIFO緩沖單元(2_8)將數(shù)據(jù)發(fā)送給數(shù)據(jù)發(fā)送單元(2-10)； 計(jì)算機(jī)(I)通過(guò)寄存器組(2-2)發(fā)送啟動(dòng)PRN碼加載信號(hào)給PRN碼生成單元(2_9)，使PRN碼生成單元(2-9)生成PRN10、PRN15和PRN23三種偽隨機(jī)碼，PRN碼生成單元(2-9)生成的數(shù)據(jù)發(fā)送給數(shù)據(jù)發(fā)送單元(2-10)； 計(jì)算機(jī)(I)通過(guò)發(fā)送啟動(dòng)LVDS數(shù)據(jù)發(fā)送信號(hào)給數(shù)據(jù)發(fā)送單元(2-10)，使數(shù)據(jù)發(fā)送單元(2-10)開始四個(gè)通道的LVDS數(shù)據(jù)輸出， 可調(diào)時(shí)鐘(6)的可調(diào)時(shí)鐘信號(hào)發(fā)送給時(shí)鐘控制單元(2-1)，時(shí)鐘控制單元(2-1)的時(shí)鐘信號(hào)發(fā)送給數(shù)據(jù)發(fā)送單元(2-10)，數(shù)據(jù)發(fā)送單元(2-10)通過(guò)24路數(shù)據(jù)輸出LVDS通道(7)將接收的數(shù)據(jù)傳送給遙感衛(wèi)星的數(shù)傳分系統(tǒng)。
2.根據(jù)權(quán)利要求1所述的高速載荷數(shù)據(jù)模擬源，其特征在于，所述24路數(shù)據(jù)輸出LVDS通道(7)將接收的數(shù)據(jù)在各個(gè)LVDS通道進(jìn)行循環(huán)發(fā)送。
3.根據(jù)權(quán)利要求1所述的高速載荷數(shù)據(jù)模擬源，其特征在于，所述PCIe接口邏輯單元(2-3)采用硬IP核實(shí)現(xiàn)。
4.根據(jù)權(quán)利要求1所述的高速載荷數(shù)據(jù)模擬源，其特征在于，F(xiàn)lash陣列(4)的形成為采用空間并行方法將16片F(xiàn)lash每4片并聯(lián)在一起。
全文摘要
高速載荷數(shù)據(jù)模擬源，屬于遙感衛(wèi)星的星上有效載荷技術(shù)領(lǐng)域。本發(fā)明為了解決遙感衛(wèi)星的數(shù)傳分系統(tǒng)在地面調(diào)試和測(cè)試，對(duì)有效載荷頻繁進(jìn)行操作會(huì)造成有效載荷損壞的問(wèn)題。它包括計(jì)算機(jī)、現(xiàn)場(chǎng)可編程門陣列、E2pROM、Flash陣列、SRAM、可調(diào)時(shí)鐘和24路數(shù)據(jù)輸出LVDS通道，24路數(shù)據(jù)輸出LVDS通道形成四個(gè)數(shù)據(jù)輸出通道，每個(gè)數(shù)據(jù)輸出通道用于輸出6路LVDS信號(hào)；現(xiàn)場(chǎng)可編程門陣列包括時(shí)鐘控制單元、寄存器組、PCIe接口邏輯單元、SRAM控制器、寫Flash陣列單元、讀Flash陣列單元、E2pROM控制器、四個(gè)FIFO緩沖單元、PRN碼生成單元和數(shù)據(jù)發(fā)送單元。本發(fā)明用于模擬星上有效載荷輸出圖像像素?cái)?shù)據(jù)。
文檔編號(hào)H04B7/185GK103117797SQ20131006204
公開日2013年5月22日 申請(qǐng)日期2013年2月27日 優(yōu)先權(quán)日2013年2月27日
發(fā)明者劉兆慶, 喬立巖, 馬云彤, 朱雨, 王儲(chǔ), 彭喜元 申請(qǐng)人:哈爾濱工業(yè)大學(xué)