專利名稱：基于soc的mjpeg視頻編解碼系統(tǒng)的制作方法
技術領域：
本實用新型屬于視頻編解碼領域，尤其涉及一種基于SOC的MJPEG視頻編解碼系統(tǒng)。
背景技術：
目前的圖像處理系統(tǒng)大體上可以分為兩類，通用視頻圖像處理系統(tǒng)和專用圖像處理系統(tǒng)。前者一般以通用計算機為基礎，如工作站和微機等。其中很多都是以PC機為基礎的處理系統(tǒng)。而專用處理系統(tǒng)一般是以嵌入式系統(tǒng)為基礎設計的，通常加以DSP和可編程邏輯陣列以增加其系統(tǒng)的性能。由于圖像數(shù)據(jù)的特點就是數(shù)據(jù)量大，計算量大，非常耗時間。同時基于PC機的通用圖像處理系統(tǒng)基本就是順序執(zhí)行的，因此這種系統(tǒng)能夠處理的視頻圖像信號數(shù)量非常的有限，不利于擴展。通用視頻圖像處理系統(tǒng)的另一個缺點就是可移植性差，并且不方便進行系統(tǒng)升級。因為一般的通用視頻圖像處理系統(tǒng)都是以集成芯片搭建而成，一旦成品，將再也無法修改，而且不具備可編程的能力，無法再更具實際情況進行系統(tǒng)升級。所以，為提高處理能力和實際的應用能力，通用視頻圖像處理系統(tǒng)一般采用獨立的圖像處理卡和獨立顯存，但是這樣就會使系統(tǒng)的體積增加，集成度和可靠性降低。

實用新型內(nèi)容本實用新型的目的就是為彌補現(xiàn)有技術的不足，提供一種結(jié)構簡單，成本低，以 FPGA作為開發(fā)平臺的基于SOC的MJPEG視頻編解碼系統(tǒng)及其方法。為實現(xiàn)上述目的，本實用新型采用如下技術方案一種基于SOC的MJPEG視頻編解碼系統(tǒng)，它包括圖像采集和轉(zhuǎn)換裝置，該裝置與視頻編解碼FPGA平臺連接，視頻編解碼FPGA平臺與上位機進行通信，進行單幅圖像正確性的驗證；視頻編解碼FPGA平臺還與存儲模塊以及顯示模塊和輸入裝置連接；圖像采集和轉(zhuǎn)換裝置，實現(xiàn)視頻數(shù)據(jù)的采集，將模擬視頻信號轉(zhuǎn)換成為符合ITU-R BT. 656標準的數(shù)字信號； 其中，視頻編解碼FPGA平臺設有視頻編碼模塊，它與圖像采集和轉(zhuǎn)換裝置連接，對接收的數(shù)字信號進行壓縮編碼；視頻解碼模塊，它與視頻編碼模塊連接，現(xiàn)對壓縮視頻數(shù)據(jù)的解碼；通過顯示模塊進行圖像的顯示；IIC配置模塊，它對圖像采集和轉(zhuǎn)換裝置進行初始化配置；Nios處理器，實現(xiàn)視頻信號轉(zhuǎn)換中控制程序和驗證程序的編；視頻信號轉(zhuǎn)換控制模塊，它與Nios處理器和通訊模塊連接，實現(xiàn)視頻信號轉(zhuǎn)換過程中的控制；視頻信號控制模塊，它與視頻解碼模塊連接，實現(xiàn)視頻編解碼過程中的信號控制；
3[0013]視頻信號顯示控制模塊，它與顯示模塊連接，實現(xiàn)顯示過程中的信號控制；輸入輸出端，它與輸入裝置和輸入輸出控制模塊連接，輸入輸出控制模塊實現(xiàn)信號輸入輸出的控制；UART模塊，它與視頻信號轉(zhuǎn)換控制模塊和存儲裝置連接，實現(xiàn)數(shù)據(jù)之間的傳輸；總線控制模塊，它與視頻信號控制模塊和存儲裝置連接，為視頻信號控制模塊提供總線接口。所述圖像采集和轉(zhuǎn)換裝置包括攝像裝置，以及與攝像裝置連接的TVB5150芯片。所述存儲模塊為SDRAM存儲模塊和FLASH存儲模塊，其中SDRAM存儲模塊與UART 模塊連接，F(xiàn)LASH存儲模塊與總線控制模塊連接。SDRAM存儲模塊，主要實現(xiàn)壓縮數(shù)據(jù)的緩存；FLASH存儲模塊，主要實現(xiàn)測試程序的下載存儲。所述通訊模塊為RS232模塊。一種采用基于SOC的MJPEG視頻編解碼系統(tǒng)的工作方法，它的步驟為第一步先由攝像頭采集視頻數(shù)據(jù)信息，并經(jīng)模數(shù)轉(zhuǎn)換后，變?yōu)榉螴TU-R BT. 656 標準的數(shù)字信號；第二步將轉(zhuǎn)換后的數(shù)字視頻信息傳送入SDRAM存儲模塊進行數(shù)據(jù)緩存；第三步將緩存的部分數(shù)據(jù)送到視頻編碼模塊進行編碼；第四步將編碼后的數(shù)據(jù)送到視頻解碼模塊進行解碼；第五步，將解碼后的數(shù)據(jù)在顯示模塊顯示出來，進而通過和前端攝像頭采集視頻信息的對比實時的驗證視頻信號的正確性。所述第一步中，所述數(shù)字信號為8位Y =Cb :Cr=4 :2 :2的數(shù)字信號，IIC配置模塊配置TVB5150芯片輸出同步行場信號，以用于顯示模塊顯示圖像。所述第三步中，采用乒乓操作的方式對圖像進行編碼，即先將TVB5150芯片輸出的數(shù)字信息中的2幅數(shù)字圖像存在SDRAM存儲模塊中，然后將SDRAM存儲模塊中已經(jīng)存儲的兩幅圖像之中的一幅圖像送到視頻編碼模塊處理，與此同時，再從TVB5150芯片中取出一幅圖像放到SDRAM存儲模塊中，這樣SDRAM中一直存儲兩幅圖像，而視頻編碼模塊也一直在處理圖像，這樣就增加了系統(tǒng)的穩(wěn)定性和處理速度。所述第五步中，TVB5150芯片輸出的行場同步信號將視頻解碼模塊解壓的信號在顯示模塊顯示。本實用新型的有益效果是可以解決通用視頻圖像處理系統(tǒng)中存在的處理視頻信號能力有限的問題，該系統(tǒng)可以實時的對視頻信號進行處理，并采用乒乓操作對數(shù)據(jù)進行緩存操作，增加了視頻信號的處理速度和穩(wěn)定性，可以滿足視頻會議，視頻傳輸?shù)葢靡蟆Ｍ瑫r還可以解決通用視頻處理系統(tǒng)存在的體積過大的問題，該系統(tǒng)將處理器，視頻編解碼IP核，總線控制和數(shù)據(jù)存儲全部集中在一個SOC系統(tǒng)中，可以有效的降低功耗和系統(tǒng)體積，更有效的將視頻編解碼這項技術應用到消費電子這個廣闊的市場中。

圖1為本實用新型的結(jié)構框圖；圖2為本實用新型的工作流程圖。其中，1.圖像采集和轉(zhuǎn)換裝置，2.視頻編解碼FPGA平臺，3.顯示模塊，4.上位機，
45.輸入裝置，6.視頻編碼模塊，7. Nios處理器，8.視頻信號轉(zhuǎn)換控制模塊，9.視頻信號控制模塊，10.視頻信號顯示控制模塊，11. Iic配置模塊，12.視頻解碼模塊，13.輸入輸出端，14. UART模塊，15.總線控制模塊，16. SDRAM存儲模塊，17. FLASH存儲模塊，18. RS232模塊，19.輸入輸出控制模塊。
具體實施方式
以下結(jié)合附圖與實施例對本實用新型作進一步說明。圖1中，它包括圖像采集和轉(zhuǎn)換裝置1，該裝置與視頻編解碼FPGA平臺2連接，視頻編解碼FPGA平臺2與上位機4進行通信，進行單幅圖像正確性的驗證；視頻編解碼FPGA 平臺2還與存儲模塊以及顯示模塊3和輸入裝置5連接；圖像采集和轉(zhuǎn)換裝置，實現(xiàn)視頻數(shù)據(jù)的采集，將模擬視頻信號轉(zhuǎn)換成為符合ITU-R BT. 656標準的數(shù)字信號；其中，視頻編解碼FPGA平臺2設有視頻編碼模塊6，它與圖像采集和轉(zhuǎn)換裝置1連接，對接收的數(shù)字信號進行壓縮編碼；視頻解碼模塊12，它與視頻編碼模塊6連接，現(xiàn)對壓縮視頻數(shù)據(jù)的解碼；通過顯示模塊3進行圖像的顯示；IIC配置模塊11，主要實現(xiàn)對TVB5150的寄存器進行初始化配置；Nios處理器7，實現(xiàn)視頻信號轉(zhuǎn)換中控制程序和驗證程序的編；視頻信號轉(zhuǎn)換控制模塊8，它與Nios處理器7和RS232模塊18連接，實現(xiàn)視頻信號轉(zhuǎn)換過程中的控制；視頻信號控制模塊9，它與視頻解碼模塊12連接，實現(xiàn)視頻編解碼過程中的信號控制；視頻信號顯示控制模塊10，它與顯示模塊3連接，實現(xiàn)顯示過程中的信號控制；輸入輸出端13，它與輸入裝置5 (鍵盤)和輸入輸出控制模塊19連接，輸入輸出控制模塊19實現(xiàn)信號輸入輸出的控制；輸入裝置5主要實現(xiàn)某些控制信號正確性的驗證；UART模塊14，它與視頻信號轉(zhuǎn)換控制模塊8和存儲裝置連接，實現(xiàn)數(shù)據(jù)之間的傳輸；總線控制模塊15，它與視頻信號控制模塊9和存儲裝置連接，為視頻信號控制模塊9提供總線接口。所述圖像采集和轉(zhuǎn)換裝置1包括攝像裝置，以及與攝像裝置連接的TVB5150芯片。所述存儲模塊為SDRAM存儲模塊16和FLASH存儲模塊17，其中SDRAM存儲模塊 16與UART模塊14連接，F(xiàn)LASH存儲模塊17與總線控制模塊15連接；SDRAM存儲模塊，主要實現(xiàn)壓縮數(shù)據(jù)的緩存；FLASH存儲模塊，主要實現(xiàn)測試程序的下載存儲。所述通訊模塊為RS232模塊18，實現(xiàn)視頻編解碼FPGA平臺2與上位機4的通信；如圖2所示為系統(tǒng)的工作流程，第一步先由攝像頭采集視頻數(shù)據(jù)信息，第二步將采集的模擬視頻信息送到TVB5150芯片中進行模數(shù)轉(zhuǎn)換。第三步將轉(zhuǎn)換后的數(shù)字視頻信息傳送入DDR進行數(shù)據(jù)緩存，第四步將緩存的部分數(shù)據(jù)送到編碼IP核進行編碼，第五步將編碼后的數(shù)據(jù)送到解碼IP核心進行解碼，最后將解碼后的數(shù)據(jù)在VGA顯示出來。進而通過和前端攝像頭采集視頻信息的對比實時的驗證視頻信號的正確性。[0049] 該系統(tǒng)的工作過程中有三個地方比較關鍵，一個是前端的TVB5150芯片的設置， 必須保證能識別PAL制式攝像頭模擬信號之后，正確的輸出ITU-R BT656格式的8位并行數(shù)字視頻信號，這樣才能保證后端的正確處理，該系統(tǒng)使用IIC協(xié)議對TV55150進行配置， 不僅可以輸出正確的數(shù)字信號，還可以輸出滿足后端顯示的行場信號。另一個就是接受到數(shù)據(jù)之后的緩存，為了證明TVB5150輸出數(shù)據(jù)的正確性，必須先對單幅圖像進行硬件驗證， 該系統(tǒng)采用的方法就是PC通過串口將一幅BMP圖像傳入DDR內(nèi)存，然后再將DDR內(nèi)存中的數(shù)據(jù)讀出來，傳到PC上驗證數(shù)據(jù)的正確性，再將DDR內(nèi)存的數(shù)據(jù)傳給編碼IP模塊，經(jīng)過壓縮處理之后再通過串口傳給PC，如果是正確的JPEG圖像信息，則表明TVB5150輸出的正確的數(shù)字信息，同時也保證了編碼模塊的正確性。最后一個就是解碼模塊對前端行場信號的同步 處理，再經(jīng)過解碼之后，傳送出的數(shù)據(jù)必須和前面的行場信號進行配合才可以在VGA 成功的顯示。
權利要求1.一種基于SOC的MJPEG視頻編解碼系統(tǒng)，其特征是，它包括圖像采集和轉(zhuǎn)換裝置，該裝置與視頻編解碼FPGA平臺連接，視頻編解碼FPGA平臺與上位機進行通信，進行單幅圖像正確性的驗證；視頻編解碼FPGA平臺還與存儲模塊以及顯示模塊和輸入裝置連接；圖像采集和轉(zhuǎn)換裝置，實現(xiàn)視頻數(shù)據(jù)的采集，將模擬視頻信號轉(zhuǎn)換成為符合ITU-R BT. 656標準的數(shù)字信號；其中，視頻編解碼FPGA平臺設有視頻編碼模塊，它與圖像采集和轉(zhuǎn)換裝置連接，對接收的數(shù)字信號進行壓縮編碼；視頻解碼模塊，它與視頻編碼模塊連接，現(xiàn)對壓縮視頻數(shù)據(jù)的解碼；通過顯示模塊進行圖像的顯示；IIC配置模塊，它對圖像采集和轉(zhuǎn)換裝置進行初始化配置；Nios處理器，實現(xiàn)視頻信號轉(zhuǎn)換中控制程序和驗證程序的編；視頻信號轉(zhuǎn)換控制模塊，它與Mos處理器和通訊模塊連接，實現(xiàn)視頻信號轉(zhuǎn)換過程中的控制；視頻信號控制模塊，它與視頻解碼模塊連接，實現(xiàn)視頻編解碼過程中的信號控制；視頻信號顯示控制模塊，它與顯示模塊連接，實現(xiàn)顯示過程中的信號控制；輸入輸出端，它與輸入裝置和輸入輸出控制模塊連接，輸入輸出控制模塊實現(xiàn)信號輸入輸出的控制；UART模塊，它與視頻信號轉(zhuǎn)換控制模塊和存儲裝置連接，實現(xiàn)數(shù)據(jù)之間的傳輸；總線控制模塊，它與視頻信號控制模塊和存儲裝置連接，為視頻信號控制模塊提供總線接口。
2.如權利要求1所述的基于SOC的MJPEG視頻編解碼系統(tǒng)，其特征是，所述圖像采集和轉(zhuǎn)換裝置包括攝像裝置，以及與攝像裝置連接的TVB5150芯片。
3.如權利要求1所述的基于SOC的MJPEG視頻編解碼系統(tǒng)，其特征是，所述存儲模塊為 SDRAM存儲模塊和FLASH存儲模塊，其中SDRAM存儲模塊與UART模塊連接，F(xiàn)LASH存儲模塊與總線控制模塊連接；SDRAM存儲模塊，主要實現(xiàn)壓縮數(shù)據(jù)的緩存；FLASH存儲模塊，主要實現(xiàn)測試程序的下載存儲。
4.如權利要求1所述的基于SOC的MJPEG視頻編解碼系統(tǒng)，其特征是，所述通訊模塊為 RS232模塊。
專利摘要本實用新型涉及一種基于SOC的MJPEG視頻編解碼系統(tǒng)。它結(jié)構簡單，成本低，以FPGA作為開發(fā)平臺。它包括圖像采集和轉(zhuǎn)換裝置，該裝置與視頻編解碼FPGA平臺連接，視頻編解碼FPGA平臺與上位機進行通信；視頻編解碼FPGA平臺還與存儲模塊以及顯示模塊和輸入裝置連接；圖像采集和轉(zhuǎn)換裝置，實現(xiàn)視頻數(shù)據(jù)的采集，將模擬視頻信號轉(zhuǎn)換成為符合ITU-RBT.656標準的數(shù)字信號；其中，視頻編解碼FPGA平臺設有視頻編碼模塊、視頻解碼模塊、IIC配置模塊、Nios處理器、視頻信號轉(zhuǎn)換控制模塊、視頻信號控制模塊、視頻信號顯示控制模塊、輸入輸出端、UART模塊、總線控制模塊。
文檔編號H04N7/26GK202077148SQ20112004679
公開日2011年12月14日 申請日期2011年2月24日 優(yōu)先權日2011年2月24日
發(fā)明者李鵬, 王洪君, 秦國梁, 竇和新, 趙立岐 申請人:山東大學