專利名稱：一種3gpp lte中的解速率匹配裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及移動通信技術(shù)領(lǐng)域，更具體地，本發(fā)明涉及一種第三代合作伙伴計劃 長期演進系統(tǒng)(3GPP LTE)中的解速率匹配方法，特別涉及支持并行處理的3GPP LTE解速 率匹配的裝置和方法。
背景技術(shù)：
3GPP通信系統(tǒng)的上行鏈路中，發(fā)送端傳輸信道的復用和信道編碼處理主要包括循 環(huán)冗余校驗碼(Cyclic Redundancy Code,CRC)添加、信道編碼、速率匹配、交織和信道復用 等步驟，具體可參考3GPP 36. 212協(xié)議。其中，速率匹配是為了匹配物理信道的承載能力， 將輸入序列中的一些比特重發(fā)Otepeated)或打孔(Punctured)，以確保在傳輸信道復用后 總的比特率與所配置的物理信道總比特率相同。如圖1所示，速率匹配模塊由子塊交織、比 特收集和比特選擇與修剪三部分組成。子塊交織將turbo編碼器輸出的系統(tǒng)碼(S)、校驗碼1 (Pl)和校驗碼2 (P2)分別進行按行輸 入、列交換后再按列輸出的交織操作。交織矩陣的列數(shù)Col固定為32，設(shè)S、Pl和P2的長 度均為D，則交織矩陣的行數(shù)Row為滿足D < = Row^Col的最小整數(shù)值。不夠填滿整個交織 矩陣的位置用填充比特 <皿11>填充，也就是在每個子塊交織矩陣的第一行前面填充Nd = K-D個填充比特，其中K = Col*Row，使得輸出的三路數(shù)據(jù)流長度均為K。比特收集將三個子塊交織器輸出的數(shù)據(jù)流按S在最前面，PU P2交叉放在后面的順序合并 為一個大小為3*K的數(shù)據(jù)塊，存放在循環(huán)緩存器(Circular Buffer)中。比特選擇與修剪從循環(huán)緩存器的kO位置開始輸出，如果遇到填充比特就不取，跳向下一地址繼續(xù) 取，直到取到指定的長度E，從而得到指定碼率和格式的輸出比特流ek。其中，起始位置kO 根據(jù)冗余版本號rvidx和交織矩陣行數(shù)Row等計算得到。具體的速率匹配技術(shù)細節(jié)見3GPP 36. 2125. 1. 4 節(jié)。3GPP通信系統(tǒng)的下行鏈路中，接收端傳輸信道的信道解碼過程與發(fā)送過程相對 應(yīng)，主要包括解速率匹配、信道解碼和CRC校驗等步驟，其中解速率匹配完成速率匹配的逆 過程。傳統(tǒng)的解速率匹配包含比特恢復、比特分離和子塊解交織三個部分，如圖2所示。比特恢復步驟1 根據(jù)傳輸塊的大小，按照碼塊分段的方式計算出每個碼塊的長度和在碼 塊分段時添加的填充比特個數(shù)F ；步驟2 根據(jù)碼塊長度計算出速率匹配子塊交織中添加的 填充比特個數(shù)Nd;步驟3 計算前兩步得到的填充比特總和，再根據(jù)子碼塊交織和比特合并 的算法求解出所有填充比特在循環(huán)緩存器中的位置；步驟4 計算速率匹配輸出時的起始 地址kO ；步驟5 將輸入序列從kO地址開始，依次輸入到循環(huán)緩存器中，若當前地址為填充 比特的位置，往循環(huán)緩存器寫O ；否則，將輸入數(shù)據(jù)寫入，當?shù)刂愤f增到指定長度E時，重新回到O地址；步驟6 根據(jù)每個碼塊的物理信道的比特數(shù)量和碼塊的實際長度進行解重發(fā)或 者解打孔過程，也就是對應(yīng)于速率匹配中重發(fā)或打孔操作的逆過程。解重發(fā)就是對重復發(fā) 送的數(shù)據(jù)進行合并，解打孔就是將打孔過程被打掉的數(shù)據(jù)恢復為O。比特分離 比特分離與比特收集對應(yīng)，它將比特恢復后的數(shù)據(jù)從循環(huán)緩存器中按照一定順序 讀出，分離成3個子塊，其中前K個數(shù)據(jù)寫入子塊解交織器S，后2K個數(shù)據(jù)交替寫入子塊解 交織器Pl和子塊解交織器P2。子塊解交織對3個子塊分別進行按列輸入、列交換后再按行輸出的子塊解交織，并在輸出時 去掉子塊交織中添加的填充比特。這種傳統(tǒng)的解速率匹配方法的硬件實現(xiàn)過程繁瑣，并且耗費較大的存儲器資源。 如果按照比特恢復、比特分離和子塊解交織為功能塊實現(xiàn)，則每一模塊都需要分別用緩存 器暫存中間結(jié)果，再由下一模塊從上一模塊的緩存器中讀取中間結(jié)果進行處理，這樣將引 入大量的緩存器讀寫操作，耗費較大的存儲器資源和處理時間。填充比特位置的計算比較復雜，需要重復速率匹配過程以記錄每個填充比特在循 環(huán)緩存器中的地址。當解速率匹配模塊輸入的數(shù)據(jù)量較大時，若讀數(shù)和處理過程都是每個時鐘周期只 操作一個符號，將會耗費很長的處理時間，對于處理速度要求較高的系統(tǒng)，解速率匹配模塊 將成為整體處理速度的瓶頸。當解速率匹配工作在解重發(fā)模式時，重復發(fā)送的數(shù)據(jù)部分需要多次寫入解交織存 儲器，并和之前寫入的數(shù)據(jù)進行合并，這個過程需要對循環(huán)緩存器或解交織存儲器進行多 次讀寫操作，控制復雜且讀寫過程消耗的時間也會影響到系統(tǒng)的處理速度?？梢娫谡麄€信道的解碼處理時間中，解速率匹配占很大的比例，對它的處理速度 的改善將會有利于整個系統(tǒng)的處理速度提升。

發(fā)明內(nèi)容
為解決現(xiàn)有技術(shù)的處理速度慢，硬件資源耗費較大的問題，本發(fā)明提出了一種用 于3GPP LTE通信系統(tǒng)的解速率匹配并行方法及裝置。根據(jù)本發(fā)明的一個方面，提供了 一種3GPP LTE中的turbo編碼信道并行解速率匹 配裝置，包括輸入緩存RAM，用于緩存輸入數(shù)據(jù)；解重發(fā)模塊，用于解交織操作之前對輸入緩存RAM中發(fā)送的數(shù)據(jù)進行合并并寫回 輸入緩存RAM ；輸入緩存RAM讀控制器和比特分離裝置，用于從輸入緩存RAM中分離系統(tǒng)碼和校 驗碼，在輸出過程中完成填充比特的恢復，恢復的比特數(shù)據(jù)直接寫入解交織RAM，并且在打 孔模式下完成解打孔操作；解交織RAM寫控制器，用于進行并行4個符號的寫解交織RAM操作，并行寫入的過 程中對解交織RAM的列地址作偏移；解交織RAM讀控制器，用于讀取解交織RAM，并且所讀取的數(shù)據(jù)均是并行4個符號的讀操作；解交織RAM，劃分成M*M個子RAM，用于按照所述解交織RAM寫控制器生成的地址 來緩存所述輸入緩存RAM讀控制器和比特分離裝置輸出的數(shù)據(jù)，然后按照所述解交織RAM 讀控制器生成的地址讀出數(shù)據(jù)，完成解交織。根據(jù)本發(fā)明的另 一個方面，提供了 一種3GPP LTE中的turbo編碼信道并行解速率 匹配方法，包括步驟10)、輸入數(shù)據(jù)存儲到輸入緩存RAM中；步驟20)、在解重發(fā)模式下，解重發(fā)模塊讀出輸入緩存RAM中的數(shù)據(jù)完成合并后寫 回輸入緩存RAM ；步驟30)、輸入緩存RAM讀控制器和比特分離裝置讀出輸入緩存RAM中的數(shù)據(jù)完成 數(shù)據(jù)的比特分離和解打孔操作；步驟40)、比特分離的數(shù)據(jù)通過解交織RAM寫控制器寫入解交織RAM，再由解交織 RAM讀控制器讀出，完成解交織操作。本發(fā)明提供一種并行解速率匹配的方法及裝置，減少了解速率匹配對緩存器的讀 寫操作，提高了處理速度，硬件占用資源小且易于實現(xiàn)。本發(fā)明在進行解打孔或解重發(fā)操作 時，恢復的比特數(shù)據(jù)可直接寫入解交織存儲器，同時，將解交織的地址運算過程分解為解交 織存儲器的寫和讀過程省去了中間的循環(huán)緩存器，簡化了解交織的地址運算并易于實現(xiàn)， 使得一個過程內(nèi)完成解速率匹配與解交織運算成為可能。本發(fā)明在重發(fā)模式下，進行解速率匹配過程之前，就先對收到的數(shù)據(jù)進行解重發(fā) 操作，將重發(fā)的部分按最大8個符號的寬度依次讀出，合并后的數(shù)據(jù)在一個時鐘周期內(nèi)寫 回到輸入緩存RAM。比起在解速率匹配過程中完成解重發(fā)操作極大的提高了處理速度和減 少了硬件邏輯資源；同時合并后的數(shù)據(jù)不需要額外的存儲器，極大的減少了硬件存儲器資 源；本發(fā)明為了能夠同時并行的進行M個符號的解交織RAM讀寫，首先將解交織RAM 按行和按列分別劃分成M個子RAM，即把解交織RAM劃分成M*M個子RAM ；進一步，為了使按 列交換后并行讀出的M個符號不在同一個子RAM中，并行寫入的過程中對解交織RAM的列 地址作偏移，也就是改變寫入時的子RAM順序。使得解交織過程中一次讀寫的M個符號不 會在同一個子RAM中，也就是不會產(chǎn)生沖突，實現(xiàn)了并行解交織，使處理速度提高M倍。根據(jù)turbo編碼信道的碼塊分段以及turbo編碼增加的4個尾比特，可以知道，解 速率匹配輸出的3路數(shù)據(jù)長度都是4的倍數(shù)；同時考慮到，當存儲器劃分成太多子塊后，總 容量雖然不變，但是由于增加了控制邏輯等使得總面積增大很多；所以并行寬度M選為4， 也就是解交織緩存采用16個子RAM。


圖1是現(xiàn)有3GPP LTE中的速率匹配結(jié)構(gòu)示意圖。圖2是傳統(tǒng)的解速率匹配結(jié)構(gòu)示意圖。圖3是用于turbo編碼信道的并行解速率匹配裝置圖。圖4是用于turbo編碼信道的并行解速率匹配數(shù)據(jù)流程圖。圖5是解重發(fā)模式的流程圖。
具體實施方式

下面結(jié)合附圖和具體實施例對本發(fā)明提供的一種用于3GPP LTE解速率匹配的裝 置和方法進行詳細描述。圖3示出根據(jù)本發(fā)明實施例的用于turbo編碼信道并行解速率匹配的裝置，總的 來說，該裝置包括輸入緩存RAM，用于緩存輸入數(shù)據(jù)，輸入數(shù)據(jù)是指待處理的傳輸塊；解重 發(fā)模塊，用于解重發(fā)模式下進行解速率匹配和解交織操作之前，先對輸入緩存RAM中的重 復發(fā)送的數(shù)據(jù)進行合并，最大并行時一次讀寫8個符號；輸入緩存RAM讀控制器和比特分離 裝置，基于速率匹配中循環(huán)緩存器的起始地址k0，從輸入緩存RAM中分離出系統(tǒng)碼和校驗 碼，同時在輸出過程中完成填充比特的恢復，并且在打孔模式下完成解打孔操作，即在打孔 位置填充0 ；解交織RAM寫控制器，用于進行并行4個符號的寫解交織RAM操作，片選信號 產(chǎn)生的規(guī)則為對于輸出的前D個符號，寫入子塊解交織RAM S，對于輸出的后2D個符號， 間隔寫入子塊解交織RAM Pl和P2，其中，D為數(shù)據(jù)流S、Pl和P2解交織后的長度；解交織 RAM讀控制器，同時讀取3個解交織RAM，并且3路數(shù)據(jù)均是并行4個符號的讀操作；解交 織RAM，共有3組，每組16個，使得可以同時操作3路數(shù)據(jù)，每路并行操作4個符號；用于按 照“解交織RAM寫控制器”生成的地址緩存“比特分離”裝置輸出的數(shù)據(jù)，然后按照“解交織 RAM讀控制器”生成的地址讀出數(shù)據(jù)，從而完成解交織。圖4示出用于turbo編碼信道并行解速率匹配的方法，總的來說，該方法包括輸 入數(shù)據(jù)存儲到“輸入緩存RAM”中；如果當前解速率匹配模式是解重發(fā)模式，則“解重發(fā)模 塊”讀出“輸入緩存RAM”中的數(shù)據(jù)完成合并后再寫回“輸入緩存RAM” ；然后“輸入緩存RAM 讀控制器和比特分離裝置”讀出“輸入緩存RAM”中的數(shù)據(jù)完成數(shù)據(jù)的比特分離和解打孔操 作；最后，比特分離的數(shù)據(jù)通過“解交織RAM寫控制器”寫入“解交織RAM”，再由“解交織RAM 讀控制器”讀出，完成解交織操作。裝置的詳細結(jié)構(gòu)和操作方法在下面詳細討論。輸入緩存RAM該RAM用于存儲一個傳輸塊，其大小是G的最大值，其中G在協(xié)議36. 212的 5. 1. 4. 1. 2節(jié)定義，表示一次傳輸中一個傳輸塊可用的符號總數(shù)目；為了使三路解交織數(shù)據(jù)(S，Pl和P2)都能滿足并行4個符號處理的要求，同時考 慮外部總線帶寬，輸入緩存RAM采用的寬度為8個符號，每個符號寬度就是系統(tǒng)所采用的軟 數(shù)據(jù)位寬；深度為G/8。解重發(fā)模塊該模塊適用于碼率(code rate)較小并且發(fā)送端的速率匹配工作在重發(fā) (repeat)模式時，此時解速率匹配輸入長度會很大，需要將重復發(fā)送的部分繼續(xù)循環(huán)加在 已有的值上，以提高譯碼的性能。解重發(fā)模塊所采用的方式是在輸入緩存RAM輸出時就完成數(shù)據(jù)的合并，然后將結(jié) 果寫回到輸入緩存，從而有效地節(jié)省存儲器資源和處理時間。為了進一步提高處理速度，采 用一種優(yōu)化模式能最大8個符號并行的完成解重發(fā)。令Ci表示輸入緩存RAM地址i中的數(shù)值，對于第r個碼塊，在輸入緩存RAM中的 初始地址假設(shè)為sum_r_E，從此地址開始按照圖5所示的流程進行解重發(fā)。它包含Loopl和 Loop2兩層循環(huán)，具體流程為
步驟501 計算第r個碼塊在輸入緩存RAM中的起始地址。因為當r彡C-Y-I時，發(fā)送端速率匹配輸出序列的長度^Λ^ρ^ ρ'/ 」,否則， ￡ = &么忉'/01，將前1>(0到!>-1)個碼塊的速率匹配輸出序列的長度E累加起來，得到的 sum_r_E就是解速率匹配時第r個碼塊在輸入緩存RAM中的起始地址。步驟502 計算第r個碼塊的解速率匹配輸入序列長度E和該碼塊解速率匹配過 程中的實際有效長度de_rm_len，de_rm_len等于Ncb_null_ncb，其中null_ncb為前Ncb個 數(shù)中填充比特的個數(shù)。步驟503 循環(huán)1狀態(tài)(Loopl)
此狀態(tài)是從當前碼塊的起始地址sum_r_E開始，在de_rm_len的范圍內(nèi)以步長8 遞增，設(shè)當前地址為i，相當于循環(huán)變量。首先讀出地址i的數(shù)據(jù)Ci賦給變量COmb_data， 然后依次跳轉(zhuǎn)到Loop2狀態(tài)和數(shù)據(jù)寫回狀態(tài)，最后將地址i加8，判斷其是否在de_rm_len 的范圍內(nèi)，即i是否小于Sum_r_E+de_rml_en，若是，則繼續(xù)該循環(huán)，否則跳出循環(huán)，結(jié)束解 重發(fā)過程。步驟504 循環(huán)2狀態(tài)(Loop2)令當前地址為循環(huán)變量j，其在從i到sum_r_E+E的地址范圍內(nèi)，不斷以步長de_ rm_l en遞增，讀出所有滿足條件的數(shù)用于合并。步驟504. 1 因為i總能被8整除，當de_rm_len不為8的倍數(shù)時，需要連續(xù)讀兩 個地址才能進行一次8個符號的數(shù)據(jù)合并。假設(shè)de_rm_len除以8的余數(shù)為n，則讀出地址 為j+de_rm_len的數(shù)據(jù)的低η個符號和地址為j+de_rm_len+8的數(shù)據(jù)的高(8_n)個符號， 分別得到loW_C(j+de_rm_len)和hig_C(j+de_rm_len+8)作為一次并行操作的8個符號， 最后將其累加到變量comb_data上； 步驟504. 2 當de_rm_len為8的倍數(shù)時，只需讀一個地址，得到地址為j+de_rm_ Ien的數(shù)據(jù)C(j+de_rm_len)累加到變量COmb_data上作為新的合并值。步驟505:數(shù)據(jù)寫回該過程是將步驟504(Loop2)得到的最終合并好的數(shù)據(jù)COmb_data寫回到輸入緩 存RAM的地址i，也就是令Ci = comb_data0然后將地址i遞增8，按照步驟503判斷是否 繼續(xù)執(zhí)行Loopl。輸入緩存RAM讀控制器和比特分離裝置該模塊的主要作用是按照一定的順序從輸入緩存RAM中的相應(yīng)地址取數(shù)，經(jīng)過解 打孔處理后按照先系統(tǒng)碼后校驗碼的順序輸出，并給出讀寫控制信號。對于發(fā)送端的速率匹配模塊，不同的冗余版本會產(chǎn)生不同的起始地址，從而使得 從循環(huán)緩存的系統(tǒng)碼或校驗碼開始輸出都有可能。與此對應(yīng)，如果接收端的解速率匹配裝 置從輸入緩存RAM中順序讀出數(shù)據(jù)的話，就需要寫入到子塊解交織RAM的不同起始地址?？?慮到從輸入緩存RAM中取數(shù)，最多只用三次連續(xù)地址的取數(shù)可以得到一個碼塊，記為數(shù)據(jù) 段a，b，c。如果k0是從系統(tǒng)碼開始，則數(shù)據(jù)段a、b對應(yīng)系統(tǒng)碼，數(shù)據(jù)段c對應(yīng)校驗碼；如果 k0是從校驗碼開始，則數(shù)據(jù)段a對應(yīng)系統(tǒng)碼，數(shù)據(jù)段b、c對應(yīng)校驗碼。為了能減小子塊解交織時寫地址的生成邏輯，采用不連續(xù)的讀輸入緩存RAM而連 續(xù)寫解交織RAM的方式，其流程是如下步驟1 按照數(shù)據(jù)段a，b，c的順序，產(chǎn)生每次從輸入緩存RAM中讀數(shù)的起始地址和數(shù)據(jù)長度；步驟2 按照步驟1的地址從輸入緩存RAM中讀出數(shù)據(jù)段a，b，c,以實現(xiàn)比特分離 的目的；步驟3 按照上述方式，順序讀出數(shù)據(jù)的同時，用移位寄存 器的方式完成解打孔操 作，也就是將填充比特和被打孔打掉的數(shù)據(jù)恢復為0 ；步驟4 將比特分離后的數(shù)據(jù)順序?qū)懭胂到y(tǒng)碼和校驗碼的子塊解交織RAM并給出 讀寫控制信號。對于步驟1中，數(shù)據(jù)段a，b，c在輸入緩存RAM中的起始地址和數(shù)據(jù)長度，首先令 start_addrx表示數(shù)據(jù)段χ所對應(yīng)輸入緩存RAM中的起始地址，length_x表示數(shù)據(jù)段χ所 對應(yīng)輸入緩存RAM中的最大長度(x = a，b，c)；函數(shù)min(a，b)表示求a，b中的較小值；參 考協(xié)議36. 212的5. 1. 4. 1. 2中公式錢=網(wǎng)、+/)11 1觸，addr_end代表kO+j = Ncb時所對
應(yīng)的k值；null_kO、null_kO_NCb分別表示速率匹配交織器中前k0、前(kO_Ncb)個地址所 對應(yīng)的填充數(shù)據(jù)null的個數(shù)，可以通過查表得到。則具體的地址和長度生成方式為 若(k0 < D)數(shù)據(jù)段a對應(yīng)系統(tǒng)碼中k0地址前的部分Start_addr_a = addr_end ；Length_a = min (E-Start_addr_a, k0-null_k0)；數(shù)據(jù)段b對應(yīng)系統(tǒng)碼中k0地址后的部分Start_addr_b = 0 ；Length_b = min (min (Ε, addr_end)，Start_addr_c)；數(shù)據(jù)段c對應(yīng)校驗碼Start_addr_c = D-k0-null_num+null_k0 ；Length_c = min (min (E，addrend) _Start_addr_c，2 (D_null_num))； 若(Ncb < kO)數(shù)據(jù)段a為空Start_addr_a = 0 ；Length_a = 0 ；數(shù)據(jù)段b對應(yīng)系統(tǒng)碼Start_addr_b = 0 ；Length_b = min (min (Ε, addr_end)，Start_addr_c)；數(shù)據(jù)段c對應(yīng)校驗碼Start_addr_c = D-k0+Ncb-null_num+null_k0_Ncb ；Length_c = min (min (Ε, addr_end) -Start_addr_c, k0_D_null_k0))； 其它情況數(shù)據(jù)段a對應(yīng)系統(tǒng)碼Start_addr_a = addr_end ；Length_a = min (E-addr_end, D-null_num)；數(shù)據(jù)段b對應(yīng)校驗碼中k0地址前的部分Start_addr_b = addr_end+D-null_num ；
Length_b = min(E_Start_addr_b，k0-D_null_k0)；數(shù)據(jù)段c對應(yīng)校驗碼k0地址后的部分Start_addr_c = 0 ；Length_c = min (min (Ε, addr_end), 3D-2null_num_kO+null_kO)。解交織RAM采用三個相互獨立的解交織RAM，使得處理完畢的S、P1及P2數(shù)據(jù)流分別存放，便 于后續(xù)解碼模塊的并行處理。根據(jù)turbo編碼信道的碼塊分段，最大的碼塊長度為6144，加上CRC校驗位(24比 特)和turbo編碼位比特(4比特)，每個解交織RAM的地址總深度為6172，寬度為1個符號。為了在每個時鐘周期都能并行地按列寫入或按行讀出4個符號，將3個解交織RAM 都看作存儲器矩陣，那么在實現(xiàn)時，每個解交織RAM按行和按列各劃分成相等的4塊，共16 個子RAM，如下式所示
. y0少1少2"·少31 “
_^32少 33^34…少63
Y=·.···
_ ^Sbbiock )χ32I·51 = yik+4M] [^5 = ^44+1+4/+!] [^6 = Λω+4,+2]
= ^4jfc+1+4,+3]
卩8 = +2+4, ] [^9 = y4k+2+4M ] [^10 =少4“2+4,+2 ] [^1 1 = +2+叫3 ] [^12 = ^^,] (^13 = Y-]卜14 二 少4“3+4,+2]=Y代表解交織RAM矩陣，為32列193行的矩陣，它對應(yīng)于一組解交織子RAM矩陣 s0到sl5 ；每個解交織子RAM是一個8列49行的矩陣，k和i分別表示子RAM矩陣的行和 列。例如，si = y4k+4i+l表示Y矩陣的第4k行和第4i+l列的數(shù)據(jù)位于子RAM矩陣si的 第 k 行和第 i 列，其中，i = 0,1,2, ...,T-X = 0,1,2, · · ·，48。令Addrr代表一個解交織RAM的邏輯地址，則Addrr [4:0]是列地址，Addr_ r[12:5]是行地址；令Addr_sr代表實際的一個解交織子RAM地址，則Addr_sr[20]是列 地址，Addr_sr[8:3]是行地址；Index_sr代表這些子RAM的序號，范圍是0到15。從解交織RAM的地址Addr_r到解交織子RAM的地址Addr_sr之間的映射關(guān)系是 與 Addr_r 所對應(yīng)解交織子 RAM 序號 Index_sr = {Addrr [6:5], Addr_r [1 0]}，該子 RAM 的 地址 Addr_sr = {Addr_r[12:7]，Addr_r [4:2]}。解交織RAM寫控制器解交織RAM寫控制器共有兩個，當“輸入緩存RAM讀控制器和比特分離裝置”輸出 系統(tǒng)信息(S)時，啟動第一個；否則，當輸出校驗信息I(Pl)和校驗信息2 (P2)時，同時啟動 兩個解交織RAM寫控制器。
解交織RAM寫控制器會將生成的寫地址反饋給“輸入緩存RAM讀控制器和比特分 離裝置”，用于后者填充比特的恢復操作。如果直接將4個并行輸入數(shù)據(jù)按順序的一列一列輸入到解交織子RAM，那么按照 表1的列變換模式并行讀出4個數(shù)據(jù)是行不通的，其原因是一行中同時讀取的4個數(shù)據(jù)可 能會在同一子RAM中，例如第一行的開始4個并行數(shù)據(jù)分別在0、16、8和24列，它們同屬于 子 RAMO。表1子碼塊解交織的列變換模式
權(quán)利要求
一種3GPP LTE中的turbo編碼信道并行解速率匹配裝置，包括輸入緩存RAM，用于緩存輸入數(shù)據(jù)；解重發(fā)模塊，用于解交織操作之前對輸入緩存RAM中發(fā)送的數(shù)據(jù)進行合并并寫回輸入緩存RAM；輸入緩存RAM讀控制器和比特分離裝置，用于從輸入緩存RAM中分離系統(tǒng)碼和校驗碼，在輸出過程中完成填充比特的恢復，恢復的比特數(shù)據(jù)直接寫入解交織RAM，并且在打孔模式下完成解打孔操作；解交織RAM寫控制器，用于進行并行4個符號的寫解交織RAM操作，并行寫入的過程中對解交織RAM的列地址作偏移；解交織RAM讀控制器，用于讀取解交織RAM，并且所讀取的數(shù)據(jù)均是并行4個符號的讀操作；解交織RAM，劃分成M*M個子RAM，用于按照所述解交織RAM寫控制器生成的地址來緩存所述輸入緩存RAM讀控制器和比特分離裝置輸出的數(shù)據(jù)，然后按照所述解交織RAM讀控制器生成的地址讀出數(shù)據(jù)，完成解交織。
2.權(quán)利要求1所述的裝置，其中，輸入緩存RAM采用的寬度為8個符號，深度為G/8。
3.權(quán)利要求1所述的裝置，其中，所述解重發(fā)模塊最大并行時一次讀寫8個符號，在輸 入緩存RAM輸出時完成數(shù)據(jù)的合并，然后將合并結(jié)果寫回到輸入緩存RAM。
4.權(quán)利要求1所述的裝置，其中，所述輸入緩存RAM讀控制器和比特分離裝置用于從輸 入緩存RAM中的相應(yīng)地址取數(shù)，經(jīng)過解打孔處理后按照先系統(tǒng)碼后校驗碼的順序輸出，并 給出讀寫控制信號。
5.權(quán)利要求4所述的裝置，其中，所述輸入緩存RAM讀控制器和比特分離裝置采用不連 續(xù)的讀輸入緩存RAM而連續(xù)寫解交織RAM的方式。
6.權(quán)利要求1所述的裝置，其中，所述解交織RAM包括三組相互獨立的子塊解交織 RAM，用于分別存放處理完畢的S、Pl和P2數(shù)據(jù)流。
7.權(quán)利要求6所述的裝置，其中，所述子塊解交織RAM的地址總深度為6172，寬度為1 個符號。
8.權(quán)利要求1所述的裝置，其中，所述解交織RAM寫控制器對于所述輸入緩存RAM讀 控制器和比特分離裝置輸出的前D個符號，控制寫入子塊解交織RAM S，對于所述輸入緩存 RAM讀控制器和比特分離裝置輸出的后2D個符號，間隔寫入子塊解交織RAM Pl和P2，其中， D為數(shù)據(jù)流解交織后的長度。
9.權(quán)利要求8所述的裝置，其中，所述解交織RAM寫控制器將生成的寫地址反饋給所述 輸入緩存RAM讀控制器和比特分離裝置，用于后者填充比特的恢復操作。
10.權(quán)利要求1所述的裝置，其中，所述解交織RAM讀控制器用于產(chǎn)生解交織RAM的讀 地址，包括當系統(tǒng)碼和校驗碼全部寫入解交織RAM中，產(chǎn)生讀使能信號，使得三個解交織RAM同時 并行輸出解交織后的數(shù)據(jù)給外部turbo解碼器；讀取解交織RAM，每次并行讀4個數(shù)；根據(jù)解交織RAM寫控制器的生成地址，得到解交 織子RAM的4個并行片選信號和讀地址；對于系統(tǒng)碼和校驗信息1，每個時鐘周期直接讀出4個符號；對于校驗信息2，每次讀出的4個符號中的前三個和寄存器中的符號組成新的4個并行符號輸出，而每次讀出的4個 符號中的最后一個寄存在寄存器中作為下個時鐘周期輸出時用。
11.一種3GPP LTE中的turbo編碼信道并行解速率匹配方法，包括 步驟10)、輸入數(shù)據(jù)存儲到輸入緩存RAM中；步驟20)、在解重發(fā)模式下，解重發(fā)模塊讀出輸入緩存RAM中的數(shù)據(jù)完成合并后寫回輸 入緩存RAM ；步驟30)、輸入緩存RAM讀控制器和比特分離裝置讀出輸入緩存RAM中的數(shù)據(jù)完成數(shù)據(jù) 的比特分離和解打孔操作；步驟40)、比特分離的數(shù)據(jù)通過解交織RAM寫控制器寫入解交織RAM，再由解交織RAM 讀控制器讀出，完成解交織操作。
12.權(quán)利要求11所述的方法，其中，步驟20)中，解重發(fā)模塊最大并行時一次讀寫8個 符號，在輸入緩存RAM輸出時完成數(shù)據(jù)的合并，然后將結(jié)果寫回到輸入緩存RAM。
13.權(quán)利要求11所述的方法，其中，步驟30)中，所述輸入緩存RAM讀控制器和比特分 離裝置用于從輸入緩存RAM中的相應(yīng)地址取數(shù)，經(jīng)過解打孔處理后按照先系統(tǒng)碼后校驗碼 的順序輸出，并給出讀寫控制信號，采用不連續(xù)的讀輸入緩存RAM而連續(xù)寫解交織RAM的方 式。
14.權(quán)利要求11所述的方法，其中，步驟40)中，所述解交織RAM讀控制器用于產(chǎn)生解 交織RAM的讀地址，包括當系統(tǒng)碼和校驗碼全部寫入解交織RAM中，產(chǎn)生讀使能信號，使得三個解交織RAM同時 并行輸出解交織后的數(shù)據(jù)給外部turbo解碼器；讀取解交織RAM，每次并行讀4個數(shù)；根據(jù)解交織RAM寫控制器的生成地址，得到解交 織子RAM的4個并行片選信號和讀地址；對于系統(tǒng)碼和校驗信息1，每個時鐘周期直接讀出4個符號；對于校驗信息2，每次讀出 的4個符號中的前三個和寄存器中的符號組成新的4個并行符號輸出，而每次讀出的4個 符號中的最后一個寄存在寄存器中作為下個時鐘周期輸出時用。
15.權(quán)利要求12所述的方法，其中，步驟30)還包括按照數(shù)據(jù)段的順序，產(chǎn)生每次從輸入緩存MM中讀數(shù)的起始地址和數(shù)據(jù)長度； 從輸入緩存RAM中讀出數(shù)據(jù)段，以實現(xiàn)比特分離的目的； 順序讀出數(shù)據(jù)的同時，用移位寄存器的方式完成解打孔操作； 將比特分離后的數(shù)據(jù)順序?qū)懭胂到y(tǒng)碼和校驗碼的子塊解交織RAM并給出讀寫控制信號。
16.權(quán)利要求14所述的方法，其中，步驟40)還包括將解交織RAM的寫地址分為行地址和列地址；計算每個時鐘周期中第一個符號的行地 址和列地址；在得到第一個符號的行地址和列地址的數(shù)值的同一時鐘周期內(nèi)，計算第二、三 和四個符號的行列地址；根據(jù)4個解交織RAM的行列地址生成解交織子RAM的編號。
17.權(quán)利要求14所述的方法，其中，步驟40)還包括在解交織過程中，為了使按列交換后并行讀出的4個符號不在同一個子RAM中，解交織 RAM寫控制器在并行寫入的過程中對解交織RAM的列地址作偏移和變換，改變寫入時的子 RAM順序；按照該寫地址的生成方式，解交織RAM讀控制器作相對應(yīng)的地址變換，得到解交織子RAM的4個 并行片選信號和讀地址。
全文摘要
本發(fā)明提供一種3GPP LTE中的turbo編碼信道并行解速率匹配裝置，包括輸入緩存RAM，用于緩存輸入數(shù)據(jù)；解重發(fā)模塊，用于解交織操作之前對輸入緩存RAM中發(fā)送的數(shù)據(jù)進行合并并寫回輸入緩存RAM；輸入緩存RAM讀控制器和比特分離裝置，用于在輸出過程中完成填充比特的恢復，并且在打孔模式下完成解打孔操作；解交織RAM寫控制器，用于進行并行4個符號的寫解交織RAM操作，并行寫入的過程中對解交織RAM的列地址作偏移；解交織RAM讀控制器，用于讀取解交織RAM；解交織RAM，用于按照所述解交織RAM寫控制器生成的地址來緩存所述輸入緩存RAM讀控制器和比特分離裝置輸出的數(shù)據(jù)，然后讀出數(shù)據(jù)，完成解交織。
文檔編號H04L1/00GK101986584SQ201010522379
公開日2011年3月16日 申請日期2010年10月22日 優(yōu)先權(quán)日2010年10月22日
發(fā)明者唐杉, 張秀麗, 石晶林, 許彤 申請人:中國科學院計算技術(shù)研究所