專利名稱：一種實(shí)現(xiàn)v.24接口復(fù)用器固定轉(zhuǎn)發(fā)時(shí)延的裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于復(fù)用器固定轉(zhuǎn)發(fā)時(shí)延技術(shù)，具體涉及一種實(shí)現(xiàn)V. 24接口復(fù)用器固定 轉(zhuǎn)發(fā)時(shí)延的裝置。
背景技術(shù)：
V. 24接口到成幀El數(shù)據(jù)復(fù)用器的原理是利用成幀El的30個(gè)數(shù)據(jù)時(shí)隙(CAS方 式)或者31個(gè)數(shù)據(jù)時(shí)隙(CCS方式)中的1 2個(gè)時(shí)隙將V.24接口的數(shù)據(jù)復(fù)用到El傳輸 鏈路上，在對端用相反的方式將V. 24數(shù)據(jù)從成幀El的時(shí)隙中取出并還原。V. 24信號(hào)可以 是同步信號(hào)，速率為64kbps或者128kbps，也可以是異步信號(hào)，速率為IOObps到19200bps 之間，可以是標(biāo)準(zhǔn)波特率或者自定義的速率。V. 24 接 口符合 ITU-T V. 24 標(biāo)準(zhǔn)，El 符合 ITU-T G . 703、G. 704 標(biāo)準(zhǔn)。傳統(tǒng)的復(fù)用器能保證V. 24數(shù)據(jù)在El線路上無誤碼傳輸，問題在于V. 24數(shù)據(jù)由 64KHz或者128KHZ抽樣，然后復(fù)用到El的指定時(shí)隙，在這個(gè)過程中，V. 24數(shù)據(jù)傳輸?shù)臅r(shí)刻 與El幀傳輸?shù)臅r(shí)刻沒有直接關(guān)系，從而導(dǎo)致傳輸時(shí)延不能保證。具體表現(xiàn)在同型號(hào)的兩 臺(tái)復(fù)用器，兩者的轉(zhuǎn)發(fā)時(shí)延不相同；同一臺(tái)復(fù)用器，每兩次上電其轉(zhuǎn)發(fā)時(shí)延也不一致，在極 端情況下，轉(zhuǎn)發(fā)時(shí)延變化在125uS (—個(gè)El幀周期)。在需要固定轉(zhuǎn)發(fā)延時(shí)的場合，傳統(tǒng)的 復(fù)用器不能適用。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，提出了一種實(shí)現(xiàn)V. 24接口復(fù)用器固定 轉(zhuǎn)發(fā)時(shí)延的裝置，使從V. 24到El的傳輸時(shí)延抖動(dòng)控制在IuS內(nèi)，有效降低端到端的時(shí)延補(bǔ) 償誤差，實(shí)現(xiàn)網(wǎng)內(nèi)時(shí)鐘同步。為了實(shí)現(xiàn)本發(fā)明的目的，采用的技術(shù)方案如下—種實(shí)現(xiàn)V. 24接口復(fù)用器固定轉(zhuǎn)發(fā)時(shí)延的裝置，包含以下模塊PLL鎖相環(huán)倍頻/分頻模塊；邊沿/碼型捕獲模塊；計(jì)數(shù)器/時(shí)鐘發(fā)生器模塊一；V.24/E1 復(fù)用模塊；E1接口模塊——NRZ碼/HDB3碼變換；E1接口模塊——HDB3碼/NRZ碼變換；El時(shí)鐘/幀同步恢復(fù)模塊；E1/V.24解復(fù)用模塊；以及計(jì)數(shù)器/時(shí)鐘發(fā)生器模塊二。所述PLL鎖相環(huán)倍頻/分頻模塊與外部時(shí)鐘2MHz相連，為邊沿/碼型捕獲模塊和 計(jì)數(shù)器/時(shí)鐘發(fā)生器模塊一提供所需的8MHz時(shí)鐘。所述邊沿/碼型捕獲模塊與V. 24碼流相連，利用8MHz時(shí)鐘對V. 24碼流邊沿進(jìn)行采樣，采樣結(jié)果作為碼型同步信號(hào)觸發(fā)計(jì)數(shù)器/時(shí)鐘發(fā)生器模塊一清零。所述計(jì)數(shù)器/時(shí)鐘發(fā)生器模塊一與PLL鎖相環(huán)倍頻/分頻模塊和邊沿/碼型捕獲 模塊連接，利用8MHz時(shí)鐘產(chǎn)生三種內(nèi)部時(shí)鐘，并利用碼型同步信號(hào)對計(jì)數(shù)器清零，達(dá)到各 內(nèi)部時(shí)鐘相位同步的效果。所述V. 24/E1復(fù)用模塊與V. 24碼流相連，將V. 24數(shù)據(jù)復(fù)用到El的指定時(shí)隙進(jìn)行 傳輸。所述El接口模塊——NRZ碼/HDB3碼變換與V. 24/E1復(fù)用模塊和計(jì)數(shù)器/時(shí)鐘 發(fā)生器模塊一相連，利用El發(fā)送時(shí)鐘4MHz和El發(fā)送幀同步SKHz將PCM碼流的碼型從NRZ 碼變換成HDB3碼，發(fā)送到El傳輸線。所述El接口模塊——HDB3碼/NRZ碼變換從El傳輸線接收數(shù)據(jù)，將HDB3碼變換 成NRZ碼，完成碼型變換。所述El時(shí)鐘/幀同步恢復(fù)模塊與El傳輸線相連，從El信號(hào)產(chǎn)生線 路恢復(fù)時(shí)鐘 2MHz和線路恢復(fù)幀同步8KHz，所述E1/V. 24解復(fù)用模塊與El接口模塊——HDB3碼/NRZ碼變換和計(jì)數(shù)器/時(shí)鐘 發(fā)生器模塊二相連，利用V. 24發(fā)送時(shí)鐘64KHz/128KHz從PCM碼流的指定時(shí)隙恢復(fù)出V. 24 數(shù)據(jù)。所述計(jì)數(shù)器/時(shí)鐘發(fā)生器模塊二與El時(shí)鐘/幀同步恢復(fù)模塊相連，利用線路恢復(fù) 時(shí)鐘2MHz進(jìn)行計(jì)數(shù)產(chǎn)生V. 24發(fā)送時(shí)鐘64KHz/128KHz，并且利用線路恢復(fù)幀同步8KHz對計(jì) 數(shù)器進(jìn)行清零，使V. 24發(fā)送時(shí)鐘64KHz/128KHz和線路恢復(fù)幀同步SKHz相位同步。本發(fā)明同時(shí)要求V. 24信號(hào)電平轉(zhuǎn)換(RS232<_>TTL)集成電路的轉(zhuǎn)換時(shí)延小于 0. 2uS，避免惡化整體轉(zhuǎn)發(fā)時(shí)延指標(biāo)。本發(fā)明的技術(shù)特點(diǎn)體現(xiàn)在V. 24接口到El接口的傳輸時(shí)延抖動(dòng)控制在IuS內(nèi)，有 效降低端到端的時(shí)延補(bǔ)償誤差，實(shí)現(xiàn)網(wǎng)內(nèi)時(shí)鐘同步。


圖1為本發(fā)明的結(jié)構(gòu)示意圖；圖2為本發(fā)明的兩臺(tái)設(shè)備對接組網(wǎng)應(yīng)用示意圖。
具體實(shí)施例方式下面結(jié)合附圖對本發(fā)明做進(jìn)一步的說明。本發(fā)明的結(jié)構(gòu)示意圖如圖1所示，使用可編程門陣列(FPGA)技術(shù)，F(xiàn)PGA包含以下 模塊PLL鎖相環(huán)倍頻/分頻模塊、邊沿/碼型捕獲模塊、計(jì)數(shù)器/時(shí)鐘發(fā)生器模塊一、V. 24/ El復(fù)用模塊、El接口模塊——NRZ碼/HDB3碼變換、El接口模塊——HDB3碼/NRZ碼變換、 El時(shí)鐘/幀同步恢復(fù)模塊、E1/V. 24解復(fù)用模塊和計(jì)數(shù)器/時(shí)鐘發(fā)生器模塊二。(1)所述PLL鎖相環(huán)倍頻/分頻模塊的功能是從外部獲取標(biāo)準(zhǔn)2MHz時(shí)鐘 (2048000Hz 士 50ppm)，并在模塊內(nèi)部倍頻至8MHz，輸出至?xí)r鐘發(fā)生器一產(chǎn)生內(nèi)部時(shí)鐘，同時(shí) 輸出至邊沿/碼型捕獲模塊進(jìn)行邊沿捕獲；(2)所述時(shí)鐘發(fā)生器一模塊利用8MHz產(chǎn)生三種內(nèi)部時(shí)鐘E1發(fā)送時(shí)鐘4MHz、E1發(fā) 送幀同步脈沖8KHz、V. 24數(shù)據(jù)采樣時(shí)鐘64KHz或128KHz。并且，此模塊利用邊沿/碼型捕獲模塊產(chǎn)生的碼型同步信號(hào)對計(jì)數(shù)器清零，達(dá)到三種內(nèi)部時(shí)鐘相位同步；(3)所述邊沿/碼型捕獲模塊利用8MHz時(shí)鐘對V. 24碼流邊沿進(jìn)行采樣，將采樣結(jié) 果作為觸發(fā)將時(shí)鐘發(fā)生器一模塊的計(jì)數(shù)值清零，達(dá)到上述三種內(nèi)部時(shí)鐘同步的效果；(4)所述V. 24/E1復(fù)用模塊利用時(shí)鐘發(fā)生器一產(chǎn)生的V. 24數(shù)據(jù)采樣時(shí)鐘64KHz或 128KHz對V. 24碼流進(jìn)行采樣，并將數(shù)據(jù)復(fù)用到El的指定時(shí)隙進(jìn)行傳輸，輸出PCM碼流到 El接口模塊——NRZ碼/HDB3碼變換。(5)所述E1接口模塊——NRZ碼/HDB3碼變換將PCM碼流的碼型從NRZ碼變換成 HDB3碼，發(fā)送到El傳輸線進(jìn)行傳輸。(6)所述El接口模塊——HDB3碼/NRZ碼變換利用El時(shí)鐘/幀同步恢復(fù)模塊產(chǎn) 生的線路恢復(fù)時(shí)鐘2MHz (2048000Hz 士50ppm)和線路恢復(fù)幀同步8KHz，從El傳輸線接收數(shù) 據(jù)，并將其碼型從HDB3碼轉(zhuǎn)換成NRZ碼，輸出PCM碼流到E1/V. 24解復(fù)用模塊進(jìn)行解復(fù)用處理。(7)所述El時(shí)鐘/幀同步恢復(fù)模塊從El傳輸線產(chǎn)生線路恢復(fù)時(shí)鐘2MHz和線路恢 復(fù)幀同步8KHz，輸出至El接口模塊——HDB3碼/NRZ碼變換進(jìn)行解碼，同時(shí)輸出至計(jì)數(shù)器/ 時(shí)鐘發(fā)生器模塊二產(chǎn)生V. 24數(shù)據(jù)發(fā)送時(shí)鐘64KHz或128KHz，并且線路恢復(fù)幀同步SKHz對 計(jì)數(shù)器/時(shí)鐘發(fā)生器模塊二的計(jì)數(shù)器進(jìn)行清零，使V. 24數(shù)據(jù)發(fā)送時(shí)鐘64KHz或128KHZ的 相位與線路恢復(fù)幀同步SKHz相位同步。(8)所述E1/V. 24解復(fù)用模塊利用V. 24數(shù)據(jù)發(fā)送時(shí)鐘64KHz或128KHz對PCM碼 流進(jìn)行解復(fù)用，從El指定時(shí)隙恢復(fù)出V. 24碼流。(9)所述計(jì)數(shù)器/時(shí)鐘發(fā)生器模塊二利用線路恢復(fù)時(shí)鐘2MHz進(jìn)行計(jì)數(shù)器，產(chǎn)生 V. 24數(shù)據(jù)發(fā)送時(shí)鐘64KHz或128KHz，同時(shí)利用線路恢復(fù)幀同步SKHz對計(jì)數(shù)器進(jìn)行清零，使 使V. 24數(shù)據(jù)發(fā)送時(shí)鐘64KHz或128KHz的相位與線路恢復(fù)幀同步SKHz相位同步。如附圖2所示，兩臺(tái)應(yīng)用本發(fā)明的設(shè)備A和B在遙遠(yuǎn)的兩地成對使用，V. 24異步 數(shù)據(jù)通過兩臺(tái)設(shè)備傳輸并在遠(yuǎn)端環(huán)回，可以實(shí)現(xiàn)對遠(yuǎn)距離兩個(gè)站點(diǎn)進(jìn)行傳輸時(shí)延測試，其 工作原理如下V. 24異步數(shù)據(jù)發(fā)生器產(chǎn)生的V. 24信號(hào)從設(shè)備A的V. 24接口輸入(圖中標(biāo)注χ)， 經(jīng)過設(shè)備A復(fù)用后通過El傳輸線，到達(dá)設(shè)備B后解復(fù)用從V. 24接口輸出，而設(shè)備B的V. 24 接口是環(huán)回的，此信號(hào)從設(shè)備B的V. 24接口輸入，經(jīng)過設(shè)備B復(fù)用后通過El傳輸線，返回 設(shè)備A解復(fù)用從V. 24接口輸出(圖中標(biāo)注y)。上述V. 24信號(hào)進(jìn)行了一次往返傳輸(即從χ到y(tǒng) —次)，其時(shí)延等于(V. 24到El 的轉(zhuǎn)發(fā)時(shí)延+El到V. 24的轉(zhuǎn)發(fā)時(shí)延)X2+E1傳輸時(shí)延。由于設(shè)備A和設(shè)備B均使用了本發(fā)明，V. 24接口與El接口的轉(zhuǎn)發(fā)時(shí)延是固定的， 因此只要測量上述X和y之間的時(shí)延差，就可以確定El傳輸時(shí)延。將設(shè)備A和設(shè)備B用短 傳輸線直接相連(即令El傳輸時(shí)延為0)，那么χ和y之間的時(shí)延差等于設(shè)備固定轉(zhuǎn)發(fā)時(shí)延 的2倍。當(dāng)設(shè)備A和設(shè)備B位于遙遠(yuǎn)的兩地時(shí)，測量El傳輸時(shí)延的意義在于為網(wǎng)內(nèi)各種通 信設(shè)備提供路徑時(shí)延補(bǔ)償?shù)幕鶞?zhǔn)值，從而實(shí)現(xiàn)網(wǎng)內(nèi)時(shí)鐘同步。
權(quán)利要求
一種實(shí)現(xiàn)V.24接口復(fù)用器固定轉(zhuǎn)發(fā)時(shí)延的裝置，其特征在于包括PLL鎖相環(huán)倍頻/分頻模塊、邊沿/碼型捕獲模塊、計(jì)數(shù)器/時(shí)鐘發(fā)生器模塊一、V.24/E1復(fù)用模塊、E1接口模塊——NRZ碼/HDB3碼變換、E1接口模塊——HDB3碼/NRZ碼變換、E1時(shí)鐘/幀同步恢復(fù)模塊、E1/V.24解復(fù)用模塊以及計(jì)數(shù)器/時(shí)鐘發(fā)生器模塊二。
2.根據(jù)權(quán)利要求1所述的一種實(shí)現(xiàn)V.24接口復(fù)用器固定轉(zhuǎn)發(fā)時(shí)延的裝置，其特征在于 所述PLL鎖相環(huán)倍頻/分頻模塊與外部時(shí)鐘2MHz相連，為邊沿/碼型捕獲模塊和計(jì)數(shù)器/ 時(shí)鐘發(fā)生器模塊一提供所需的8MHz時(shí)鐘。
3.根據(jù)權(quán)利要求1所述的一種實(shí)現(xiàn)V.24接口復(fù)用器固定轉(zhuǎn)發(fā)時(shí)延的裝置，其特征在于 所述邊沿/碼型捕獲模塊與V. 24碼流相連，利用8MHz時(shí)鐘對V. 24碼流邊沿進(jìn)行采樣，采 樣結(jié)果作為碼型同步信號(hào)觸發(fā)計(jì)數(shù)器/時(shí)鐘發(fā)生器模塊一清零。
4.根據(jù)權(quán)利要求1所述的一種實(shí)現(xiàn)V.24接口復(fù)用器固定轉(zhuǎn)發(fā)時(shí)延的裝置，其特征在于 所述計(jì)數(shù)器/時(shí)鐘發(fā)生器模塊一與PLL鎖相環(huán)倍頻/分頻模塊和邊沿/碼型捕獲模塊連接， 利用8MHz時(shí)鐘產(chǎn)生三種內(nèi)部時(shí)鐘，并利用碼型同步信號(hào)對計(jì)數(shù)器清零，達(dá)到各內(nèi)部時(shí)鐘相 位同步的效果。
5.根據(jù)權(quán)利要求1所述的一種實(shí)現(xiàn)V.24接口復(fù)用器固定轉(zhuǎn)發(fā)時(shí)延的裝置，其特征在于 所述V. 24/E1復(fù)用模塊與V. 24碼流相連，將V. 24數(shù)據(jù)復(fù)用到E1的指定時(shí)隙進(jìn)行傳輸。
6.根據(jù)權(quán)利要求1所述的一種實(shí)現(xiàn)V.24接口復(fù)用器固定轉(zhuǎn)發(fā)時(shí)延的裝置，其特征在于 所述E1接口模塊——NRZ碼/HDB3碼變換與V. 24/E1復(fù)用模塊和計(jì)數(shù)器/時(shí)鐘發(fā)生器模 塊一相連，利用E1發(fā)送時(shí)鐘4MHz和E1發(fā)送幀同步8KHz將PCM碼流的碼型從NRZ碼變換 成HDB3碼，發(fā)送到E1傳輸線。
7.根據(jù)權(quán)利要求1所述的一種實(shí)現(xiàn)V.24接口復(fù)用器固定轉(zhuǎn)發(fā)時(shí)延的裝置，其特征在 于所述E1接口模塊——HDB3碼/NRZ碼變換從E1傳輸線接收數(shù)據(jù)，將HDB3碼變換成NRZ 碼，完成碼型變換。
8.根據(jù)權(quán)利要求1所述的一種實(shí)現(xiàn)V.24接口復(fù)用器固定轉(zhuǎn)發(fā)時(shí)延的裝置，其特征在于 所述E1時(shí)鐘/幀同步恢復(fù)模塊與E1傳輸線相連，從E1信號(hào)產(chǎn)生線路恢復(fù)時(shí)鐘2MHz和線 路恢復(fù)幀同步8KHz。
9.根據(jù)權(quán)利要求1所述的一種實(shí)現(xiàn)V.24接口復(fù)用器固定轉(zhuǎn)發(fā)時(shí)延的裝置，其特征在于 所述E1/V. 24解復(fù)用模塊與E1接口模塊——HDB3碼/NRZ碼變換和計(jì)數(shù)器/時(shí)鐘發(fā)生器 模塊二相連，利用V. 24發(fā)送時(shí)鐘64KHz/128KHz從PCM碼流的指定時(shí)隙恢復(fù)出V. 24數(shù)據(jù)。
10.根據(jù)權(quán)利要求1所述的一種實(shí)現(xiàn)V.24接口復(fù)用器固定轉(zhuǎn)發(fā)時(shí)延的裝置，其特征在 于所述計(jì)數(shù)器/時(shí)鐘發(fā)生器模塊二與E1時(shí)鐘/幀同步恢復(fù)模塊相連，利用線路恢復(fù)時(shí)鐘 2MHz進(jìn)行計(jì)數(shù)產(chǎn)生V. 24發(fā)送時(shí)鐘64KHz/128KHz，并且利用線路恢復(fù)幀同步8KHz對計(jì)數(shù)器 進(jìn)行清零，使V. 24發(fā)送時(shí)鐘64KHz/128KHz和線路恢復(fù)幀同步8KHz相位同步。
全文摘要
本發(fā)明提供一種實(shí)現(xiàn)V.24接口復(fù)用器固定轉(zhuǎn)發(fā)時(shí)延的裝置，其裝置包括PLL鎖相環(huán)倍頻/分頻模塊、邊沿/碼型捕獲模塊、計(jì)數(shù)器/時(shí)鐘發(fā)生器模塊一、V.24/E1復(fù)用模塊、E1接口模塊——NRZ碼/HDB3碼變換、E1接口模塊——HDB3碼/NRZ碼變換、E1時(shí)鐘/幀同步恢復(fù)模塊、E1/V.24解復(fù)用模塊以及計(jì)數(shù)器/時(shí)鐘發(fā)生器模塊二，本發(fā)明通過各個(gè)模塊之間的協(xié)同工作，使從V.24到E1的傳輸時(shí)延抖動(dòng)控制在1uS內(nèi)，有效降低端到端的時(shí)延補(bǔ)償誤差，實(shí)現(xiàn)網(wǎng)內(nèi)時(shí)鐘同步。
文檔編號(hào)H04J3/02GK101834683SQ20101013283
公開日2010年9月15日 申請日期2010年3月24日 優(yōu)先權(quán)日2010年3月24日
發(fā)明者林少鋒, 項(xiàng)凌駿, 黃琦 申請人:珠海市佳訊實(shí)業(yè)有限公司