專利名稱：一種基于Hadamard矩陣的降低OFDM系統(tǒng)峰均比裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型公開一種基于Hadamard矩陣的降低OFDM系統(tǒng)峰均比裝置，特別適合 于要求低峰均比的高速率OFDM通信系統(tǒng)中。
背景技術(shù)：
OFDM系統(tǒng)有峰值平均功率比(PAPR)較高的問題，對(duì)非線性效應(yīng)很敏感。這就要求 發(fā)射機(jī)的一些部件，例如高功率放大器、A/D、D/A轉(zhuǎn)換器等具有很大的線性動(dòng)態(tài)范圍，使得 實(shí)現(xiàn)成本增加。而且，這些部件的非線性也會(huì)對(duì)動(dòng)態(tài)范圍較大的信號(hào)產(chǎn)生非線性失真，造成 子信道間干擾和信號(hào)幅度、相位的畸變，從而影響OFDM系統(tǒng)的性能。因此，如何有效地降低 OFDM系統(tǒng)的峰均比是將該技術(shù)實(shí)用化急需解決的問題。部分傳輸序列法(PTS)是降低OFDM符號(hào)峰均功率比常用的一種算法，但是采用遍 歷搜索算法的傳統(tǒng)PTS方法運(yùn)算量極大，隨著子塊數(shù)目呈指數(shù)增長(zhǎng)。巨大的運(yùn)算量無(wú)法滿 足高速率OFDM系統(tǒng)的實(shí)時(shí)性要求，必須尋求快速算法。

實(shí)用新型內(nèi)容本實(shí)用新型的目的在于避免上述背景技術(shù)中的不足之處而提供一種利用 Hadamard矩陣作為部分傳輸序列算法的加權(quán)系數(shù)在發(fā)射端降低OFDM符號(hào)峰均功率比的裝 置。另外本實(shí)用新型還具有并行處理、運(yùn)算速度快、邊帶信息少、電路結(jié)構(gòu)簡(jiǎn)單、性能穩(wěn)健等 優(yōu)點(diǎn)。本實(shí)用新型的目的是這樣實(shí)現(xiàn)的它包括QPSK調(diào)制器、第一導(dǎo)頻插入模塊、第二導(dǎo)頻插入模塊、IFFT及峰均比抑制 單元、循環(huán)前綴插入電路、電源；所述的QPSK調(diào)制器的輸入端口 1與外部輸入信息流A端口 相連，QPSK調(diào)制器輸出端口 2、3分別與第一導(dǎo)頻插入模塊和第二導(dǎo)頻插入模塊的輸入端 口 1相連，QPSK調(diào)制器的輸入端口 1接收外部輸入的二進(jìn)制數(shù)據(jù)流，輸出端口 2、3分別輸 出經(jīng)過QPSK調(diào)制的信息碼流I、信息碼流Q輸出至第一導(dǎo)頻插入模塊和第二導(dǎo)頻插入模塊 的輸入端口 1 ；第一導(dǎo)頻插入模塊和第二導(dǎo)頻插入模塊的輸出端口 2分別與IFFT及峰均比 抑制單元的輸入端口 1、2相連，第一導(dǎo)頻插入模塊和第二導(dǎo)頻插入模塊將導(dǎo)頻數(shù)據(jù)插入到 經(jīng)過QPSK調(diào)制器的碼流I、碼流Q中；IFFT及峰均比抑制單元的輸出端口 3、4分別與循環(huán) 前綴插入電路的輸入端口 1、2相連；循環(huán)前綴插入電路的輸出端口 3、4分別與外部輸出端 口 B、C相連；電源的輸出+V端與各部件相應(yīng)電源端并接，提供各個(gè)部件所需電源。本實(shí)用新型IFFT及峰均比抑制單元包括數(shù)據(jù)分割器、數(shù)據(jù)擾碼器、擾碼矩陣存儲(chǔ) 器、第一至第四IFFT處理模塊組、第一至第四峰均比計(jì)算模塊組、選擇器、邊帶信息插入模 塊、擾碼模塊、IFFT處理模塊，所述的數(shù)據(jù)分割器的輸入端1、2與第一導(dǎo)頻插入模塊和第二 導(dǎo)頻插入模塊的輸出端口 2相連，數(shù)據(jù)分割器將OFDM符號(hào)分為4個(gè)子塊，數(shù)據(jù)分割器輸出 端口 3、4、5、6、7、8、9、10分別與數(shù)據(jù)擾碼器的輸入端口 1、2、3、4、5、6、7、8相連；數(shù)據(jù)擾碼器 的輸入端17與擾碼矩陣存儲(chǔ)器的輸出端2相連，數(shù)據(jù)擾碼器的輸出端口 9、10分別與第一IFFT處理模塊組的輸入端口 1、2相連，數(shù)據(jù)擾碼器的輸出端口 11、12分別與第二 IFFT處 理模塊組的輸入端口 1、2相連，數(shù)據(jù)擾碼器的輸出端口 13、14分別與第三IFFT處理模塊組 的輸入端口 1、2相連，數(shù)據(jù)擾碼器的輸出端口 15、16分別與第四IFFT處理模塊組的輸入端 口 1、2相連，數(shù)據(jù)擾碼器利用Hadamard矩陣對(duì)數(shù)據(jù)子塊進(jìn)行擾碼及合并處理；第一至第四 IFFT處理模塊組的輸出端3、4分別與第一至第四峰均比計(jì)算模塊組的輸入端1、2相連， IFFT處理模塊組對(duì)經(jīng)過擾碼處理后的4路數(shù)據(jù)進(jìn)行IFFT變換；第一至第四峰均比計(jì)算模 塊組(10-1至10-4)各輸出端口 3分別與選擇器的輸入端1、2、3、4相連，峰均比計(jì)算模塊 組計(jì)算每一路信號(hào)的峰均比送入選擇器；選擇器選擇出4路信號(hào)中峰均比最小的1路，將 選擇信息通過輸出端口 5接至擾碼矩陣存儲(chǔ)器的輸入端口 3 ；邊帶信息插入模塊的輸入端 口 1、2分別與第一導(dǎo)頻插入模塊和第二導(dǎo)頻插入模塊的輸出端口 2相連，邊帶信息插入模 塊輸入端口 5與擾碼矩陣存儲(chǔ)器的輸出端口 1相連，邊帶信息插入模塊輸出端口 3、4分別 與擾碼模塊的輸入端口 1、2相連，邊帶信息插入模塊將使用的擾碼序列插入到傳輸信息中 去；擾碼模塊的輸入端口 3與擾碼矩陣存儲(chǔ)器的輸出端口 1相連，擾碼模塊輸出端口 4、5與 IFFT處理模塊的輸入端口 1、2相連；IFFT處理模塊的輸出端口 3、4分別與循環(huán)前綴插入電 路的輸入端口 1、2相連；數(shù)據(jù)分割器、數(shù)據(jù)擾碼器、擾碼矩陣存儲(chǔ)器、第一至第四IFFT處理 模塊組、第一至第四峰均比計(jì)算模塊組、選擇器、邊帶信息插入模塊、擾碼模塊、IFFT處理模 塊各輸入端18腳與電源的輸出端+V電壓端連接，各輸入端19腳與接地端連接，電源提供 各個(gè)模塊的工作電壓，地端將各個(gè)模塊接公共地端。本實(shí)用新型相比背景技術(shù)具有如下優(yōu)點(diǎn)1.本實(shí)用新型采用了 IFFT及峰均比抑制單元3，利用Hadamard矩陣作為部分傳 輸序列算法的加權(quán)系數(shù)，可以并行運(yùn)算，極大地縮短了算法的運(yùn)算時(shí)間。2.本實(shí)用新型需要傳輸?shù)倪厧畔⒈仍屑夹g(shù)大幅減少，有利于確保邊帶信息的 準(zhǔn)確傳輸，算法簡(jiǎn)單、性能穩(wěn)健。3.本實(shí)用新型組成部件采用大規(guī)?，F(xiàn)場(chǎng)可編程器件制作，因此可通過配置不同的 程序靈活地實(shí)現(xiàn)對(duì)工作參數(shù)的修改，使設(shè)備的結(jié)構(gòu)大大簡(jiǎn)化，成本顯著降低。

圖1是本實(shí)用新型的電原理方框圖；圖2是本實(shí)用新型IFFT及峰均比抑制單元3實(shí)施例的電原理圖。
具體實(shí)施方式
參照?qǐng)D1至圖2，本實(shí)用新型由QPSK調(diào)制器1、第一導(dǎo)頻插入模塊2_1、第二導(dǎo)頻插 入模塊2-2、IFFT及峰均比抑制單元3、循環(huán)前綴插入電路4、電源5組成。圖1是本發(fā)明的 電原理方框圖，實(shí)施例按圖1連接線路。其中QPSK調(diào)制器1的作用是對(duì)輸入端口 A輸入的 二進(jìn)制比特流進(jìn)行QPSK調(diào)制，將調(diào)制后的I、Q兩路信號(hào)送入第一導(dǎo)頻插入模塊2-1和第二 導(dǎo)頻插入模塊2-2 ；第一導(dǎo)頻插入模塊2-1和第二導(dǎo)頻插入模塊2-2的作用是將信道估計(jì) 導(dǎo)頻序列插入到傳輸數(shù)據(jù)中去；IFFT及峰均比抑制單元3的作用是利用Hadamard矩陣作 為擾碼序列對(duì)傳輸數(shù)據(jù)進(jìn)行擾碼處理，然后進(jìn)行IFFT變換，計(jì)算各路信號(hào)的峰均比，選擇 峰均比最小的一路信號(hào)進(jìn)行傳輸，并將邊帶信息插入到傳輸數(shù)據(jù)中去。循環(huán)前綴插入電路4的作用是將OFDM符號(hào)尾部寬度為1/4符號(hào)長(zhǎng)度的數(shù)據(jù)插入到符號(hào)前端作為循環(huán)前綴。實(shí) 施例QPSK調(diào)制器1、第一導(dǎo)頻插入模塊2-1和第二導(dǎo)頻插入模塊2-2、IFFT及峰均比抑制 單元3、循環(huán)前綴插入電路4均采用同一塊美國(guó)Altera公司生產(chǎn)Stratix II系列FPGA芯 片制作。IFFT及峰均比抑制單元3由數(shù)據(jù)分割器6、數(shù)據(jù)擾碼器7、擾碼矩陣存儲(chǔ)器8、第一 至第四IFFT處理模塊組9-1至9-4、第一至第四峰均比計(jì)算模塊組10-1至10_4、選擇器11、 邊帶信息插入模塊12、擾碼模塊13、IFFT處理模塊14組成。圖2是本實(shí)用新型IFFT及峰 均比抑制單元3的實(shí)施例電原理圖，并按其連接線路。數(shù)據(jù)分割器6的作用是接收第一導(dǎo) 頻插入模塊2-1和第二導(dǎo)頻插入模塊2-2的輸入，將OFDM符號(hào)分為4個(gè)子塊。數(shù)據(jù)擾碼器 7的作用是利用Hadamard矩陣作為擾碼序列對(duì)各個(gè)子塊進(jìn)行擾碼處理，然后將子塊合并， 最終輸出4路不同的信號(hào)。擾碼矩陣存儲(chǔ)器8的作用是存儲(chǔ)所用到的Hadamard矩陣。第 一至第四IFFT處理模塊組9-1至9-4的作用是對(duì)4路擾碼后的信號(hào)分別進(jìn)行IFFT變換， 4個(gè)IFFT模塊并行處理，大大提高了系統(tǒng)的運(yùn)算速度。第一至第四峰均比計(jì)算模塊組10-1 至10-4計(jì)算出各路信號(hào)的峰均比，將結(jié)果送入選擇器11。選擇器11對(duì)各路信號(hào)的峰均比 進(jìn)行比較，選擇出峰均比最小的一路信號(hào)，并將這路信號(hào)所使用的擾碼序列號(hào)通知擾碼矩 陣存儲(chǔ)器8。邊帶信息插入模塊12的作用是將邊帶信息插入到傳輸數(shù)據(jù)中去，以便于接收 端恢復(fù)出原始數(shù)據(jù)。擾碼模塊13從擾碼矩陣存儲(chǔ)器8中讀取最終選用的擾碼序列，對(duì)插入 邊帶信息后的數(shù)據(jù)進(jìn)行擾碼處理。IFFT處理模塊14的作用是對(duì)擾碼模塊13輸出的數(shù)據(jù)進(jìn) 行IFFT變換，最后把運(yùn)算結(jié)果送入循環(huán)前綴插入電路4。數(shù)據(jù)分割器6、數(shù)據(jù)擾碼器7、擾碼 矩陣存儲(chǔ)器8、第一至第四IFFT處理模塊組9-1至9-4、第一至第四峰均比計(jì)算模塊組10-1 至10-4、選擇器11、邊帶信息插入模塊12、擾碼模塊13、IFFT處理模塊14均采用同一塊美 國(guó)Altera公司生產(chǎn)Stratix II系列FPGA芯片制作。本實(shí)用新型電源5提供各部件的直流工作電壓，實(shí)施例采用市售通用集成穩(wěn)壓直 流電源塊制作，其輸出+V電壓為+3. 3V、供電電流為1A。本實(shí)用新型簡(jiǎn)要工作原理如下QPSK調(diào)制器1對(duì)輸入的二進(jìn)制數(shù)據(jù)進(jìn)行QPSK調(diào)制，然后將信道估計(jì)導(dǎo)頻序列插 入到QPSK調(diào)制后的I、Q兩路信號(hào)中去。將QPSK信號(hào)分為4個(gè)子塊，利用Hadamard矩陣作 為擾碼序列對(duì)各個(gè)子塊進(jìn)行擾碼處理，然后將子塊合并，最終形成4路不同的信號(hào)。將這4 路信號(hào)送入4個(gè)IFFT處理模塊，同時(shí)對(duì)其進(jìn)行IFFT變換，得到4路OFDM符號(hào)。計(jì)算各路 OFDM符號(hào)的峰均比，通過比較選擇出峰均比最小的一路，并將這一路信號(hào)所使用的擾碼序 列通知擾碼矩陣存儲(chǔ)器。為了在接收端恢復(fù)出原始數(shù)據(jù)，需要將發(fā)射端所使用的擾碼序列 作為邊帶信息插入到傳輸數(shù)據(jù)中一起發(fā)送給接收端。擾碼模塊從擾碼矩陣存儲(chǔ)器中讀取最 終選用的擾碼序列，對(duì)插入邊帶信息后的數(shù)據(jù)進(jìn)行擾碼處理。對(duì)擾碼后的數(shù)據(jù)進(jìn)行IFFT變 換，形成OFDM符號(hào)。最后將OFDM符號(hào)尾部寬度為1/4符號(hào)長(zhǎng)度的數(shù)據(jù)插入到符號(hào)前端作 為循環(huán)前綴。本實(shí)用新型安裝結(jié)構(gòu)如下所有電路器件按圖1至圖2連接線路，通過一塊美國(guó)Altera公司生產(chǎn)Stratix II 系列FPGA芯片實(shí)現(xiàn)，安裝在一塊長(zhǎng)、寬分別為217 X 150mm的印制板上，印制板上安裝I路 信號(hào)輸入端口 A、Q路信號(hào)輸入端口 B的電纜插座、均衡器I路信號(hào)輸出端口 C、Q路信號(hào)輸出端口 D的電纜插座，組裝成本實(shí)用新型。
權(quán)利要求一種基于Hadamard矩陣的降低OFDM系統(tǒng)峰均比的裝置，包括QPSK調(diào)制器(1)、第一導(dǎo)頻插入模塊(2 1)、第二導(dǎo)頻插入模塊(2 2)、循環(huán)前綴插入電路(4)，其特征在于還包括IFFT及峰均比抑制單元(3)，所述的QPSK調(diào)制器(1)的輸入端口1與外部輸入信息流A端口相連，QPSK調(diào)制器(1)輸出端口2、3分別與第一導(dǎo)頻插入模塊(2 1)和第二導(dǎo)頻插入模塊(2 2)的輸入端口1相連；第一導(dǎo)頻插入模塊(2 1)和第二導(dǎo)頻插入模塊(2 2)的輸出端口2分別與IFFT及峰均比抑制單元(3)的輸入端口1、2相連；IFFT及峰均比抑制單元(3)的輸出端口3、4分別與循環(huán)前綴插入電路(4)的輸入端口1、2相連；循環(huán)前綴插入電路(4)的輸出端口3、4分別與外部輸出端口B、C相連。
2.根據(jù)權(quán)利要求1所述的一種基于Hadamard矩陣的降低OFDM系統(tǒng)峰均比的裝置，其 特征在于IFFT及峰均比抑制單元(3)包括數(shù)據(jù)分割器(6)、數(shù)據(jù)擾碼器(7)、擾碼矩陣存 儲(chǔ)器(8)、第一至第四IFFT處理模塊組(9-1至9-4)、第一至第四峰均比計(jì)算模塊組(10_1 至10-4)、選擇器(11)、邊帶信息插入模塊(12)、擾碼模塊(13)、IFFT處理模塊(14)，所述 的數(shù)據(jù)分割器(6)的輸入端口 1、2分別與第一導(dǎo)頻插入模塊(2-1)和第二導(dǎo)頻插入模塊 (2-2)的輸出端口 2相連，數(shù)據(jù)分割器(6)將OFDM符號(hào)分為4個(gè)子塊，數(shù)據(jù)分割器(6)輸出 端3、4、5、6、7、8、9、10分別與數(shù)據(jù)擾碼器(7)的輸入端1、2、3、4、5、6、7、8相連；數(shù)據(jù)擾碼器 (7)的輸入端17與擾碼矩陣存儲(chǔ)器(8)的輸出端2相連，數(shù)據(jù)擾碼器的輸出端口 9、10分 別與第一 IFFT處理模塊組(9-1)的輸入端口 1、2相連，數(shù)據(jù)擾碼器的輸出端口 11、12分別 與第二 IFFT處理模塊組(9-2)的輸入端口 1、2相連，數(shù)據(jù)擾碼器的輸出端口 13、14分別與 第三IFFT處理模塊組(9-3)的輸入端口 1、2相連，數(shù)據(jù)擾碼器的輸出端口 15、16分別與第 四IFFT處理模塊組(9-4)的輸入端口 1、2相連；第一至第四IFFT處理模塊組(9_1至9_4) 的輸出端3、4分別與第一至第四峰均比計(jì)算模塊組(10-1至10-4)的輸入端1、2相連；第 一至第四峰均比計(jì)算模塊組(10-1至10-4)的輸出端口 3分別與選擇器(11)的輸入端1、 2、3、4相連；選擇器(11)的輸出端口 5接至擾碼矩陣存儲(chǔ)器(8)的輸入端口 3 ；邊帶信息插 入模塊(12)的輸入端1、2分別與第一導(dǎo)頻插入模塊(2-1)和第二導(dǎo)頻插入模塊(2-2)的 輸出端口 2相連，邊帶信息插入模塊(12)輸入端口 5與擾碼矩陣存儲(chǔ)器(8)的輸出端口 1 相連，邊帶信息插入模塊(12)輸出端口 3、4分別與擾碼模塊(13)的輸入端口 1、2相連；擾 碼模塊(13)的輸入端口 3與擾碼矩陣存儲(chǔ)器(8)的輸出端口 1相連，擾碼模塊(13)輸出 端口 4、5分別與IFFT處理模塊(14)的輸入端口 1、2相連；IFFT處理模塊(14)的輸出端 口 3、4分別與循環(huán)前綴插入電路(4)的輸入端口 1、2相連。
專利摘要本實(shí)用新型公開一種基于Hadamard矩陣的降低OFDM系統(tǒng)峰均比裝置，它涉及通信領(lǐng)域中OFDM系統(tǒng)發(fā)射機(jī)降低峰均比的裝置。它由QPSK調(diào)制器、導(dǎo)頻插入模塊、IFFT及峰均比抑制單元、循環(huán)前綴插入電路、電源等部件組成。它采用數(shù)字信號(hào)處理技術(shù)，在OFDM系統(tǒng)的發(fā)射端利用Hadamard矩陣作為部分傳輸序列算法的加權(quán)系數(shù)對(duì)數(shù)據(jù)進(jìn)行擾碼，降低了OFDM符號(hào)的峰均功率比。且本實(shí)用新型還具有并行處理、運(yùn)算速度快、邊帶信息少、電路結(jié)構(gòu)簡(jiǎn)單、性能穩(wěn)健等優(yōu)點(diǎn)，特別適合于要求低峰均比的高速率OFDM通信系統(tǒng)中。
文檔編號(hào)H04L27/26GK201674525SQ20092025409
公開日2010年12月15日 申請(qǐng)日期2009年10月19日 優(yōu)先權(quán)日2009年10月19日
發(fā)明者馬恒 申請(qǐng)人:中國(guó)電子科技集團(tuán)公司第五十四研究所