專利名稱：并行基帶處理的方法以及裝置的制作方法
技術(shù)領(lǐng)域：
本申請(qǐng)涉及并行基帶處理的方法及裝置，尤其涉及在使用塊狀編碼算法進(jìn)行信道 編碼的系統(tǒng)中進(jìn)行并行基帶處理的方法及裝置。
背景技術(shù)：
3GPP長(zhǎng)期演進(jìn)(3rd Generation Partnership Project,Long TermEvolution)的 目標(biāo)是提供更高的數(shù)據(jù)傳輸速率以及更小的數(shù)據(jù)傳輸延遲。借助于多天線MIM0(Multiple Input Multiple Output)和 64QAM調(diào)制等技術(shù)，LTE R8 (Release 8)可以在 20MHz 帶寬下提 供超過300Mbps的下行最高數(shù)據(jù)吞吐率和小于5ms的用戶數(shù)據(jù)傳輸時(shí)延。在LTE Advanced 階段，將支持超過IGbps的下行傳輸速率。這些性能指標(biāo)無疑對(duì)LTE系統(tǒng)設(shè)備的研制提出 了很高的要求，尤其是在基帶處理階段，例如數(shù)據(jù)信道編碼以及速率匹配等，一般要求是在 0. 5ms之內(nèi)完成幾個(gè)扇區(qū)下的基帶數(shù)據(jù)的比特處理。顯然，常規(guī)的基于2G、3G通信系統(tǒng)中采 用的編碼算法和技術(shù)手段是很難達(dá)到上述要求的。為了解決上述問題，有的廠家的技術(shù)方案是采用多套基帶處理鏈路，例如，一套編 碼鏈路處理一個(gè)用戶的傳輸塊(TB，TransportBlock)數(shù)據(jù)，多套編碼鏈路處理就可以同時(shí) 處理多個(gè)用戶的傳輸塊數(shù)據(jù)，從而縮短了系統(tǒng)的處理時(shí)間。但是該方案大大增加了電路規(guī) 模，從而增加了成本。此外，當(dāng)用戶在一個(gè)子幀內(nèi)需要發(fā)送大數(shù)據(jù)包時(shí)，該方案是不能縮短 處理該大數(shù)據(jù)包的處理時(shí)間的。有的廠家提出了基于傳輸塊分割后的編碼塊(CB，Code Block)級(jí)別的并行基帶處 理，例如一套鏈路處理一個(gè)碼塊。該方案理論上可以縮短單個(gè)用戶的處理時(shí)間，但在實(shí)際實(shí) 現(xiàn)時(shí)，由于不同用戶的編碼塊長(zhǎng)度變動(dòng)很大，很難實(shí)現(xiàn)流水處理。同時(shí)，由于LTE的部分模 塊需要基于傳輸塊進(jìn)行處理，就需要在中間合并各個(gè)鏈路上的編碼塊。因此，整套電路不但 設(shè)計(jì)復(fù)雜，效率也不高，實(shí)現(xiàn)的可能性不大。圖 1 為使用 FPGA (現(xiàn)場(chǎng)可編程門陣列，F(xiàn)ield-Programmable GateArray)實(shí)現(xiàn) LTE 下行鏈路的單比特編碼鏈路方案的模塊示意圖。LTEMAC(媒體接入控制，Media Access Control)層將MAC PDU(分組數(shù)據(jù)單元，Packet Data Unit)發(fā)送給FPGA，F(xiàn)PGA接口模塊 把接收到的MAC PDU寫入到緩存中。從LTE MAC層發(fā)送到FPGA的數(shù)據(jù)位寬為32比特，圖1 所示的比特處理鏈路每個(gè)時(shí)鐘周期處理1比特。如圖1所示，鏈路控制模塊從緩存中讀取 待處理的物理下行共享信道的數(shù)據(jù)，首先解析數(shù)據(jù)包頭中的控制信息，得到各個(gè)模塊配置 參數(shù)表，對(duì)各個(gè)模塊進(jìn)行初始化和參數(shù)配置。各個(gè)模塊包括CRC添加模塊、碼塊分割模塊、 Turbo編碼模塊、速率匹配模塊以及比特加擾模塊。下面對(duì)各個(gè)模塊分別做簡(jiǎn)要的介紹。首先，對(duì)傳輸塊進(jìn)行處理的是CRC添加模塊。圖1中的CRC添加模塊的輸入為32 比特并行，輸出為單比特串行。為了檢測(cè)無線傳輸過程中可能出現(xiàn)的錯(cuò)誤，LTE采用長(zhǎng)度 為24的CRC(循環(huán)冗余校驗(yàn)，Cyclic Redundancy Check)校驗(yàn)多項(xiàng)式對(duì)每個(gè)傳輸塊(TB， Transport Block)進(jìn)行CRC校驗(yàn)。圖2a為用于計(jì)算CRC24A的除法電路的示意圖，其中， CRC24A 的校驗(yàn)多項(xiàng)式為gCRC24A(D) = [D24+D23+D18+D17+D14+D11 +D10+D7+D6+D5+D4+D3+D+1]。圖3為添加過CRC24A后的一個(gè)傳輸塊的示意圖。如圖3所示，CRC添加模塊在一 個(gè)長(zhǎng)度為9581比特的傳輸塊后面添加CRC24A。添加過CRC24A后的傳輸塊的長(zhǎng)度為B = A+L = 9581+24 = 9605。在CRC添加模塊之后為碼塊分割模塊。圖1中的碼塊分割模塊的輸入為單比特串 行，輸出為單比特串行。由于LTE PDSCH采用了使用分塊編碼方式的Turbo編碼，為了方便 Turbo編碼，碼塊分割模塊將一個(gè)傳輸塊劃分為一個(gè)或多個(gè)碼塊。LTE TS36.212中規(guī)定了 188種分割后的碼塊長(zhǎng)度，為了使得一個(gè)傳輸塊能夠被分割成符合規(guī)定的碼塊長(zhǎng)度，有時(shí)候 需要在傳輸塊的頭部添加填充比特。此外，為了避免每個(gè)碼塊在無線傳輸過程中出現(xiàn)錯(cuò)誤， 對(duì)每個(gè)碼塊進(jìn)行長(zhǎng)度為24的CRC24B校驗(yàn)。圖2b為用于計(jì)算CRC24B的除法電路的示意圖， CRC24B 的校驗(yàn)多項(xiàng)式為 gCRC24B(D) = [D24+D23+D6+D5+D+1]。圖 4 為對(duì)添加過 CRC24A 后 的一個(gè)傳輸塊進(jìn)行碼塊分割后的示意圖。如圖4所示，由于LTE TS36. 212中所規(guī)定的碼塊 長(zhǎng)度的最大值為Z = 6144比特，則對(duì)添加過CRC24A之后的傳輸塊進(jìn)行碼塊分割后的碼塊
數(shù)目為C = [5/(Z -L)] = [9605/(6144-24)] = 2，兩個(gè)碼塊的長(zhǎng)度分別為4800比特和4864比
特，填充比特的數(shù)目為 F = 4800+4864-(9605+2*24) = 11。在碼塊分割模塊之后為Turbo編碼模塊。圖1中的Turbo編碼模塊的輸入為單比 特串行，輸出為3比特并行。在無線通信系統(tǒng)中，通常采用信道編碼引入糾錯(cuò)機(jī)制，保證傳 輸?shù)目煽啃浴urbo編碼為適用于傳輸信道編碼的一種編碼方案，其編碼速率為1/3。LTE 中采用Turbo編碼為物理下行共享信道的信道編碼方式。Turbo編碼模塊會(huì)以碼塊為基本 單位進(jìn)行處理。在Turbo編碼模塊之后為速率匹配模塊。圖1中的速率匹配模塊的輸入為3比特 并行，輸出為單比特串行。速率匹配是指?jìng)鬏斝诺郎系谋忍乇恢匕l(fā)O^peated)或者被打孔 (punctured)，以匹配物理信道的承載能力。打孔就是將當(dāng)前的比特打掉，同時(shí)將后面的比 特依次前移一位，重復(fù)就是在當(dāng)前比特和后面的比特之間插入一次當(dāng)前比特。速率匹配模 塊以碼塊為基本單位進(jìn)行處理，每次輸入一個(gè)碼塊的數(shù)據(jù)，并按照所需的碼率輸出相應(yīng)長(zhǎng) 度的比特流。速率匹配模塊之后為比特加擾模塊。圖1中的比特加擾模塊的輸入為單比特串 行，輸出為單比特串行。比特加擾模塊對(duì)速率匹配模塊的輸出進(jìn)行加擾。

發(fā)明內(nèi)容
基于上述背景技術(shù)以及其中存在的問題，如果能夠?qū)ι鲜龆鄠€(gè)模塊中的部分模塊 采用單套電路以傳輸塊為單位進(jìn)行多比特并行處理將是非常有益的。如果在圖1所示的Turbo編碼模塊之前實(shí)現(xiàn)多比特并行處理，即差錯(cuò)校驗(yàn)?zāi)K與 碼塊分割模塊為多比特并行處理模塊，則需要解決傳輸塊的大小與差錯(cuò)校驗(yàn)?zāi)K的并行處 理單位不匹配的問題。假設(shè)差錯(cuò)校驗(yàn)?zāi)K的并行處理單位為4，當(dāng)傳輸塊中的比特?cái)?shù)目不 是4的整數(shù)倍時(shí)，例如，最后剩余了 2比特沒有處理，為了使得差錯(cuò)校驗(yàn)?zāi)K能夠正確處理 剩余的2比特，一種直接的解決方案為通過額外的控制信號(hào)來指示最后一組數(shù)據(jù)有2比特 是有效的，而且差錯(cuò)校驗(yàn)?zāi)K還需要具有分別處理1、2、3和4比特的能力，即實(shí)現(xiàn)復(fù)雜度大 大增加。如果能夠在不增加額外的控制信號(hào)以及不增加實(shí)現(xiàn)的復(fù)雜度的前提下，提供一種多比特并行處理方案來實(shí)現(xiàn)通過單套電路進(jìn)行多比特并行的差錯(cuò)校驗(yàn)處理和碼塊分割處 理，將是非常有益的?；谏鲜隹紤]，根據(jù)本發(fā)明的第一方面的一個(gè)實(shí)施例，提供了一種在使用塊狀編 碼算法進(jìn)行信道編碼的系統(tǒng)中用于對(duì)一個(gè)傳輸塊進(jìn)行N比特并行基帶處理的并行基帶處 理裝置，N大于1。該并行基帶處理裝置包括一個(gè)獲取單元，其用于獲取所述傳輸塊的碼塊分割參數(shù)，該碼塊分割參數(shù)指示了 所述傳輸塊擬被分割成的碼塊數(shù)目以及被分割后的每個(gè)碼塊的長(zhǎng)度，每個(gè)碼塊的長(zhǎng)度為N 的整數(shù)倍；該獲取單元還用于獲取一個(gè)填充比特?cái)?shù)目F，所述傳輸塊在增加了 F個(gè)比特后滿 足一個(gè)分割后碼塊比特?cái)?shù)目準(zhǔn)則，該準(zhǔn)則是基于所述塊狀編碼算法確定的；；一個(gè)填充單元，其用于在所述傳輸塊的頭部填充F個(gè)比特“0”；一個(gè)差錯(cuò)校驗(yàn)單元，其用于依次對(duì)填充后的傳輸塊以N比特為單位進(jìn)行并行的差 錯(cuò)校驗(yàn)處理，用于實(shí)現(xiàn)該差錯(cuò)校驗(yàn)處理的一個(gè)電路的初始狀態(tài)在輸入比特為“0”時(shí)保持不 變；以及一個(gè)碼塊分割單元，其用于根據(jù)所述傳輸塊的碼塊分割參數(shù)，依次對(duì)差錯(cuò)校驗(yàn)處 理后的傳輸塊以N比特為單位進(jìn)行并行的碼塊分割處理。在單比特處理過程中，碼塊分割操作是在差錯(cuò)校驗(yàn)操作之后，其中，碼塊分割中的 比特填充操作使得分割后的每個(gè)碼塊的長(zhǎng)度為N的整數(shù)倍。通過將碼塊分割過程中的比特 填充操作獨(dú)立出來，并在差錯(cuò)校驗(yàn)操作之前進(jìn)行，當(dāng)傳輸塊的長(zhǎng)度不是N比特的整數(shù)倍時(shí)， 差錯(cuò)校驗(yàn)單元仍然能夠以N比特為單位進(jìn)行并行的差錯(cuò)校驗(yàn)處理。此外，由于填充的比特 為“0”，而錯(cuò)校驗(yàn)處理的一個(gè)電路的初始狀態(tài)在輸入比特為“0”時(shí)保持不變，因此，差錯(cuò)校 驗(yàn)的結(jié)果不會(huì)因?yàn)樘畛浔忍囟苡绊?。由于?shí)現(xiàn)了差錯(cuò)校驗(yàn)單元的N比特并行處理，碼塊 分割單元就可以在差錯(cuò)校驗(yàn)單元的N比特并行輸出的基礎(chǔ)上，進(jìn)行N比特并行處理。因此， 本方案克服了碼塊分割處理中的比特填充操作只能在差錯(cuò)校驗(yàn)處理之后進(jìn)行的技術(shù)偏見， 通過將比特填充操作放在差錯(cuò)校驗(yàn)處理之前進(jìn)行，無需額外的控制信令，也沒有增加實(shí)現(xiàn) 的復(fù)雜度，就可以在Turbo編碼之前實(shí)現(xiàn)單套電路的N比特并行處理。這樣，即使后續(xù)處理 模塊無法通過單套電路而只能通過多套電路并行處理的方式來實(shí)現(xiàn)，由于差錯(cuò)校驗(yàn)操作與 碼塊分割操作能夠通過單套電路實(shí)現(xiàn)并行處理，整個(gè)處理鏈路的復(fù)雜度得到了簡(jiǎn)化，并且 硬件實(shí)現(xiàn)效率得到了提高。根據(jù)本發(fā)明的第二方面的一個(gè)實(shí)施例，提供了一種在使用塊狀編碼算法進(jìn)行信道 編碼的系統(tǒng)的并行處理裝置中對(duì)一個(gè)傳輸塊進(jìn)行N比特并行基帶處理的方法，N大于1，其 特征在于，該方法包括獲取所述傳輸塊的碼塊分割參數(shù)，該碼塊分割參數(shù)指示了所述傳輸塊擬被分割成 的碼塊數(shù)目以及被分割后的每個(gè)碼塊的長(zhǎng)度，每個(gè)碼塊的長(zhǎng)度為N的整數(shù)倍；獲取一個(gè)填充比特?cái)?shù)目F，該傳輸塊在增加了 F個(gè)比特后滿足一個(gè)分割后碼塊比 特?cái)?shù)目準(zhǔn)則，該準(zhǔn)則是基于所述塊狀編碼算法確定的；在所述傳輸塊的頭部填充F個(gè)比特“0” ；依次對(duì)填充后的傳輸塊以N比特為單位進(jìn)行并行的差錯(cuò)校驗(yàn)處理，用于實(shí)現(xiàn)該差 錯(cuò)校驗(yàn)處理的一個(gè)電路的初始狀態(tài)在輸入比特為“0”時(shí)保持不變；以及
根據(jù)所述傳輸塊的碼塊分割參數(shù)，依次對(duì)差錯(cuò)校驗(yàn)處理后的傳輸塊以N比特為單 位進(jìn)行并行的碼塊分割處理。本發(fā)明的各個(gè)方面將通過下文中的具體實(shí)施例的說明而更加清晰。


通過閱讀參照以下附圖所作的對(duì)非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明的上述 及其他特征將會(huì)更加清晰圖1為使用FPGA實(shí)現(xiàn)LTE下行鏈路的單比特編碼鏈路方案的模塊示意圖；圖2為用于計(jì)算CRC24A的除法電路的示意圖；圖3為添加過CRC24A后的一個(gè)傳輸塊的示意圖；圖4為對(duì)添加過CRC24A后的一個(gè)傳輸塊進(jìn)行碼塊分割后的示意圖；圖5為根據(jù)本發(fā)明的一個(gè)實(shí)施例的并行基帶處理裝置的示意圖；圖6為一個(gè)傳輸塊的示意圖；圖7為添加過填充比特后的一個(gè)傳輸塊的示意圖；圖8為對(duì)添加過填充比特后的一個(gè)傳輸塊的添加過CRC24A后的示意圖；圖9為對(duì)添加過填充比特以及CRC24A后的一個(gè)傳輸塊進(jìn)行碼塊分割后的示意 圖；圖10為使用FPGA實(shí)現(xiàn)LTE下行鏈路的多比特并行編碼鏈路方案的模塊示意圖； 以及圖11為根據(jù)本發(fā)明的一個(gè)實(shí)施例的方法的示意圖。附圖中相同的標(biāo)記用于表示相似的部件。
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。圖5為根據(jù)本發(fā)明的一個(gè)實(shí)施例的并行基帶處理裝置500的示意圖。根據(jù)本發(fā)明的第一方面的一個(gè)實(shí)施例，提供了一種在使用塊狀編碼算法進(jìn)行信道 編碼的系統(tǒng)中用于對(duì)一個(gè)傳輸塊進(jìn)行N比特并行基帶處理的并行基帶處理裝置500，N大于 1。在無線通信系統(tǒng)中，物理層以傳輸塊的形式接收來自MAC子層的數(shù)據(jù)流，這些數(shù) 據(jù)流在物理層經(jīng)基帶處理后，在無線鏈路上提供傳輸服務(wù)?；鶐幚砜蔀樯闲墟溌钒l(fā)送的 基帶處理或者下行鏈路發(fā)送的基帶處理。塊狀編碼算法是指基于編碼塊的信道編碼算法， 例如 Turbo 編碼，RS (Reed-Solomon)編碼，BCH(Bose-Ray-Chaudhuri-Hocquenghem)編碼以 及 LDPC(Low DensityParity Check)編碼等。N比特并行基帶處理中的N為大于1的整數(shù)。可以采用多種方式來確定N的數(shù)目。 例如，3GPP TS36. 212表5. 1. 3-3中規(guī)定了 188種碼塊長(zhǎng)度，每個(gè)碼塊長(zhǎng)度均為2、4或8比 特的整數(shù)倍，則N可以為2、4或8?？紤]到對(duì)碼塊長(zhǎng)度的規(guī)定，考慮到并行處理的比特?cái)?shù)目 越多，則進(jìn)行并行基帶處理的效率越高以及考慮到并行處理的比特?cái)?shù)目越多，則進(jìn)行并行 基帶處理硬件成本和實(shí)現(xiàn)復(fù)雜度就越高，可以選擇4作為并行處理的單位，即以4比特為單 位進(jìn)行并行基帶處理。
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如圖5所示，并行基帶處理裝置500包括一個(gè)獲取單元510、一個(gè)填充單元520、一 個(gè)差錯(cuò)校驗(yàn)單元530以及一個(gè)碼塊分割單元540。獲取單元510用于獲取傳輸塊的碼塊分割參數(shù)。碼塊分割參數(shù)指示了傳輸塊擬被 分割成的碼塊數(shù)目以及被分割后的每個(gè)碼塊的長(zhǎng)度，每個(gè)碼塊的長(zhǎng)度為N的整數(shù)倍。獲取單元510可以從MAC層或者能夠確定碼塊分割參數(shù)的單元接收碼塊分割參 數(shù)。獲取單元510也可以根據(jù)傳輸塊的長(zhǎng)度以及對(duì)分割后碼塊數(shù)目的規(guī)定來確定傳輸塊擬 被分割成的碼塊數(shù)目，從而確定被分割后的每個(gè)碼塊的長(zhǎng)度。圖6為一個(gè)傳輸塊的示意圖。以圖6中的傳輸塊為例，該傳輸塊的長(zhǎng)度A為9581 比特。根據(jù)3GPP LTE的標(biāo)準(zhǔn)，該傳輸塊在經(jīng)過長(zhǎng)度L為24比特的CRC24A后，輸出的長(zhǎng)度B 為9605比特，即B = A+L = 9581+24 = 9605。由于分割后的最長(zhǎng)碼塊的長(zhǎng)度Z為6144比
特，則分割后的碼塊數(shù)目C為2，即C =「5/(Z-Z)"| =「9605/(6144-24)"| = 2。在確定了碼塊
數(shù)目后，根據(jù)3GPP TS36. 212表5. 1. 3_3，就可以確定分割后的兩個(gè)碼塊的長(zhǎng)度Kl和K2分 別為4800比特和4864比特。獲取單元510還用于獲取一個(gè)填充比特?cái)?shù)目F，傳輸塊在增加了 F個(gè)比特后滿足一 個(gè)分割后碼塊比特?cái)?shù)目準(zhǔn)則，該準(zhǔn)則是基于塊狀編碼算法確定的。分割后碼塊比特?cái)?shù)目準(zhǔn)則(即上述對(duì)分割后碼塊數(shù)目的規(guī)定)規(guī)定了對(duì)分割后碼 塊數(shù)目的要求，如3GPP TS36. 212表5. 1.3-3規(guī)定了 188種候選的碼塊數(shù)目，最短的為40 比特，最長(zhǎng)的為6144比特。分割后碼塊比特?cái)?shù)目準(zhǔn)則與具體的編碼算法相關(guān)，并還可根據(jù) 系統(tǒng)實(shí)現(xiàn)的要求來確定，如何確定分割后碼塊比特?cái)?shù)目準(zhǔn)則不是本發(fā)明的目的，在此不再 贅述。獲取單元510可以從MAC層或者能夠確定填充比特?cái)?shù)目F的單元接收填充比特?cái)?shù) 目F。獲取單元510也可以根據(jù)傳輸塊的長(zhǎng)度以及分割后碼塊比特?cái)?shù)目準(zhǔn)則來確定填充比 特?cái)?shù)目F。仍以圖6中的塊狀編碼為例，考慮到每個(gè)碼塊還會(huì)經(jīng)過長(zhǎng)度L為24比特的 CRC24B，在根據(jù)傳輸塊的長(zhǎng)度A以及對(duì)分割后碼塊數(shù)目的規(guī)定確定了分割后的碼塊數(shù) 目C以及分割后的碼塊長(zhǎng)度ΚΙ、K2后，就可確定填充比特?cái)?shù)目F為11比特，即F = K1+K2-(B+C*L) = 4800+4864-(9605+2*24) =11。填充單元520用于在傳輸塊的頭部填充F個(gè)比特“0”。填充單元520的操作為在傳輸塊的頭部填充比特“0”，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解， 無論以單比特為單位還是以多比特為單位進(jìn)行比特填充操作，均可較容易的通過FPGA實(shí) 現(xiàn)，在此不再贅述。圖7為添加過填充比特后的一個(gè)傳輸塊的示意圖。如圖7所示，圖6中的傳輸塊在 添加了 11個(gè)比特后，就滿足了 3GPP TS36. 212表5. 1. 3_3所規(guī)定的分割后碼塊比特?cái)?shù)目準(zhǔn) 則。此外，當(dāng)并行處理的比特?cái)?shù)為4時(shí)，長(zhǎng)度為9581比特的傳輸塊在填充了 11個(gè)比特后， 就可以4比特為單位進(jìn)行輸出。差錯(cuò)校驗(yàn)單元530用于依次對(duì)填充后的傳輸塊以N比特為單位進(jìn)行并行的差錯(cuò)校 驗(yàn)處理。用于實(shí)現(xiàn)該差錯(cuò)校驗(yàn)處理的一個(gè)電路的初始狀態(tài)在輸入比特為“0”時(shí)保持不變。 差錯(cuò)校驗(yàn)單元530接收填充單元520以N比特為單位并行輸出的數(shù)據(jù)。差錯(cuò)校驗(yàn)可以為多種差錯(cuò)校驗(yàn)方法，例如奇偶校驗(yàn)、海明碼以及CRC校驗(yàn)等。以CRC校驗(yàn)為例，CRC校驗(yàn)由除法電路完成，并且整個(gè)除法電路由寄存器和異或門組成，在計(jì) 算CRC校驗(yàn)之前，除法電路的每個(gè)寄存器均被初始化為“0”。當(dāng)輸入比特為“0”時(shí)，“0”與 “0”進(jìn)行異或的結(jié)果仍為“0”，所以除法電路的狀態(tài)能夠保持不變，即每個(gè)寄存器的狀態(tài)仍 為“0”。因此，在傳輸塊前面填充比特“0”不會(huì)影響CRC校驗(yàn)的結(jié)果，即對(duì)添加了填充比特 的傳輸塊進(jìn)行CRC校驗(yàn)的結(jié)果與對(duì)沒有添加填充比特的傳輸塊進(jìn)行CRC校驗(yàn)的結(jié)果相同。下面以4比特并行CRC24B校驗(yàn)為例，介紹如何在一個(gè)時(shí)鐘周期內(nèi)完成N比特并行 的CRC校驗(yàn)。時(shí)鐘周期為一個(gè)時(shí)間量，它表示了 FPGA工作的基本時(shí)間單位，它確定了 FPGA 完成一次基本操作所需要的時(shí)間。例如，F(xiàn)PGA所采用的時(shí)鐘周期是4納秒，時(shí)鐘頻率為 250Mhzo傳統(tǒng)的CRC24B除法電路采用單比特串行輸入/輸出的方式，每個(gè)時(shí)鐘周期只能處 理1比特?cái)?shù)據(jù)。為了使得CRC24B校驗(yàn)?zāi)軌蛟诿總€(gè)時(shí)鐘周期處理4比特?cái)?shù)據(jù)，需要對(duì)相應(yīng)的 除法電路進(jìn)行改進(jìn)。單比特除法電路在每個(gè)時(shí)鐘周期對(duì)輸入的1比特?cái)?shù)據(jù)進(jìn)行處理，更新除法電路的 寄存器狀態(tài)，生成1比特輸出。如果每個(gè)時(shí)鐘周期輸入4比特?cái)?shù)據(jù)，可以適當(dāng)提高組合邏輯 的復(fù)雜度，在一個(gè)時(shí)鐘周期內(nèi)依次處理這4比特?cái)?shù)據(jù)，得到除法電路在處理4比特?cái)?shù)據(jù)之后 的狀態(tài)，同時(shí)生成4比特輸出。換句話說，就是傳統(tǒng)的除法電路每個(gè)時(shí)鐘周期完成對(duì)1個(gè)輸 入比特的操作，改進(jìn)后的除法電路可以每個(gè)時(shí)鐘周期完成對(duì)4個(gè)輸入比特的操作。由于除 法電路只涉及移位和異或邏輯運(yùn)算，在一個(gè)時(shí)鐘內(nèi)處理4比特?cái)?shù)據(jù)僅僅增加一些異或門， 并且不會(huì)影響處理速度。串行CRC24B校驗(yàn)在每個(gè)時(shí)鐘周期完成公式1至7所示的操作，公式1至7表示圖 2b中所示的CRC24B校驗(yàn)的除法電路的狀態(tài)轉(zhuǎn)移，其中s表示除法電路的輸入比特。r(0) 至r(23)分別表示圖2b中的除法電路寄存器0至寄存器23的內(nèi)容，<=表示將在等號(hào)一 側(cè)的數(shù)據(jù)賦值給在箭頭一側(cè)的數(shù)據(jù)。
權(quán)利要求
1.一種在使用塊狀編碼算法進(jìn)行信道編碼的系統(tǒng)中用于對(duì)一個(gè)傳輸塊進(jìn)行N比特并 行基帶處理的并行基帶處理裝置，N大于1，該并行基帶處理裝置包括一個(gè)獲取單元，其用于獲取所述傳輸塊的碼塊分割參數(shù)，該碼塊分割參數(shù)指示了所述 傳輸塊擬被分割成的碼塊數(shù)目以及被分割后的每個(gè)碼塊的長(zhǎng)度，每個(gè)碼塊的長(zhǎng)度為N的整 數(shù)倍；該獲取單元還用于獲取一個(gè)填充比特?cái)?shù)目F，所述傳輸塊在增加了 F個(gè)比特后滿足一 個(gè)分割后碼塊比特?cái)?shù)目準(zhǔn)則，該準(zhǔn)則是基于所述塊狀編碼算法確定的；一個(gè)填充單元，其用于在所述傳輸塊的頭部填充F個(gè)比特“0” ；一個(gè)差錯(cuò)校驗(yàn)單元，其用于依次對(duì)填充后的傳輸塊以N比特為單位進(jìn)行并行的差錯(cuò)校 驗(yàn)處理，用于實(shí)現(xiàn)該差錯(cuò)校驗(yàn)處理的一個(gè)電路的初始狀態(tài)在輸入比特為“0”時(shí)保持不變； 以及一個(gè)碼塊分割單元，其用于根據(jù)所述傳輸塊的碼塊分割參數(shù)，依次對(duì)差錯(cuò)校驗(yàn)處理后 的傳輸塊以N比特為單位進(jìn)行并行的碼塊分割處理。
2.根據(jù)權(quán)利要求1所述的裝置，其中，所述塊狀編碼算法為Turbo編碼。
3.根據(jù)權(quán)利要求1所述的裝置，其中，所述N為2的正整數(shù)次冪。
4.根據(jù)權(quán)利要求1所述的裝置，其中，所述差錯(cuò)校驗(yàn)處理為循環(huán)冗余差錯(cuò)校驗(yàn)處理。
5.根據(jù)權(quán)利要求1所述的裝置，其中，所述N比特并行差錯(cuò)校驗(yàn)處理或者N比特并行碼 塊分割處理的處理時(shí)鐘周期為4納秒。
6.根據(jù)權(quán)利要求1所述的裝置，其中，該裝置通過現(xiàn)場(chǎng)可編程門陣列實(shí)現(xiàn)。
7.一種在使用塊狀編碼算法進(jìn)行信道編碼的系統(tǒng)的并行處理裝置中對(duì)一個(gè)傳輸塊進(jìn) 行N比特并行基帶處理的方法，N大于1，該方法包括獲取所述傳輸塊的碼塊分割參數(shù)，該碼塊分割參數(shù)指示了所述傳輸塊擬被分割成的碼 塊數(shù)目以及被分割后的每個(gè)碼塊的長(zhǎng)度，每個(gè)碼塊的長(zhǎng)度為N的整數(shù)倍；獲取一個(gè)填充比特?cái)?shù)目F，該傳輸塊在增加了 F個(gè)比特后滿足一個(gè)分割后碼塊比特?cái)?shù) 目準(zhǔn)則，該準(zhǔn)則是基于所述塊狀編碼算法確定的；；在所述傳輸塊的頭部填充F個(gè)比特“0” ；依次對(duì)填充后的傳輸塊以N比特為單位進(jìn)行并行的差錯(cuò)校驗(yàn)處理，用于實(shí)現(xiàn)該差錯(cuò)校 驗(yàn)處理的一個(gè)電路的初始狀態(tài)在輸入比特為“0”時(shí)保持不變；以及根據(jù)所述傳輸塊的碼塊分割參數(shù)，依次對(duì)差錯(cuò)校驗(yàn)處理后的傳輸塊以N比特為單位進(jìn) 行并行的碼塊分割處理。
8.根據(jù)權(quán)利要求7所述的方法，其中，所述塊狀編碼算法為Turbo編碼。
9.根據(jù)權(quán)利要求7所述的方法，其中，所述N為2的正整數(shù)次冪。
10.根據(jù)權(quán)利要求7所述的方法，其中，所述差錯(cuò)校驗(yàn)處理為循環(huán)冗余差錯(cuò)校驗(yàn)處理。
11.根據(jù)權(quán)利要求7所述的方法，其中，所述N比特并行差錯(cuò)校驗(yàn)處理或者N比特并行 碼塊分割處理的處理時(shí)鐘周期為4納秒。
全文摘要
本發(fā)明提供了在使用塊狀編碼算法進(jìn)行信道編碼的系統(tǒng)中對(duì)一個(gè)傳輸塊進(jìn)行N比特并行基帶處理的方法以及并行處理裝置。首先，對(duì)傳輸塊進(jìn)行比特填充操作，然后進(jìn)行差錯(cuò)校驗(yàn)操作，最后進(jìn)行碼塊分割操作。通過將現(xiàn)有技術(shù)中的碼塊分割操作中的比特填充操作獨(dú)立出來并在差錯(cuò)校驗(yàn)操作之前進(jìn)行，就可以在不增加額外的控制信令以及硬件實(shí)現(xiàn)復(fù)雜度的情況下，在Turbo編碼之前實(shí)現(xiàn)單套電路的N比特并行基帶處理。
文檔編號(hào)H04L1/00GK102098125SQ20091020115
公開日2011年6月15日 申請(qǐng)日期2009年12月15日 優(yōu)先權(quán)日2009年12月15日
發(fā)明者商群峰, 曹崢, 栗安定, 王敬人, 胡豪, 陳寅健 申請(qǐng)人:上海貝爾股份有限公司