專利名稱：基于pci總線的基帶處理裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種基站基帶處理器，尤其涉及一種基于PCI總線的基帶處理裝置。
背景技術(shù)：
移動(dòng)通信系統(tǒng)基站的基帶處理單元的處理器部分由通信控制器和DSP(Digital Signal Processor，數(shù)字信號(hào)處理器)陣列構(gòu)成，如圖1所示。從基帶處理單元的功能需求方面考慮，通信控制器與DSP陣列間需要實(shí)現(xiàn)主機(jī)接口及數(shù)據(jù)傳遞的雙重功能。
由圖1可知，圖示的DSP陣列包括兩片DSP，DSP包括有HPI(host-port Interface，主機(jī)端口接口)和EMIF(外部?jī)?nèi)存接口)，各DSP通過HPI連接于通信控制器的本地總線(Local Bus)或60X總線，實(shí)現(xiàn)通信控制器與DSP陣列的數(shù)據(jù)通信。系統(tǒng)上電后，通過通信控制器下載程序到DSP陣列。因?yàn)橥ǔＧ闆r下，DSP陣列不配備非易失存儲(chǔ)器，只在通信控制器的存儲(chǔ)器總線配備非易失存儲(chǔ)器而用于存儲(chǔ)程序和數(shù)據(jù)，DSP陣列的應(yīng)用程序以數(shù)據(jù)的形式存儲(chǔ)在通信控制器的非易失存儲(chǔ)器中。上電時(shí)，通信控制器自舉(boot)后，將DSP陣列的程序通過通信控制器與DSP的接口下載到DSP。
圖中的DSP1、DSP2可采用TI公司的C64X，通信控制器可采用Freescale公司的MPC82xx。DSP陣列包括一片或多片DSP，圖示中為簡(jiǎn)化起見，只列出了兩片，以說明DSP與通信控制器的互連拓?fù)浣Y(jié)構(gòu)類型。
系統(tǒng)正常工作時(shí)，DSP完成主要的信號(hào)處理功能(包括碼片級(jí)和符號(hào)級(jí)的信號(hào)處理)，通信控制器完成一些協(xié)議及與傳輸相關(guān)的處理功能。通信控制器與DSP之間需要建立數(shù)據(jù)傳遞的通路。
但現(xiàn)有的基站的基帶處理器單元的結(jié)構(gòu)存在以下問題1、HPI是TI公司DSP的主機(jī)接口總線，是一個(gè)專用總線。Freescale公司的通信控制器MPC82XX的60X總線(或local bus，總線協(xié)議與60X總線相同)也是一個(gè)專用總線。專用總線的缺點(diǎn)是依賴于處理器，當(dāng)變更處理器時(shí)，系統(tǒng)架構(gòu)要重新設(shè)計(jì)，這束縛了基帶處理器單元的結(jié)構(gòu)；2、當(dāng)通信控制器的60X總線(或local bus)與DSP的HPI總線相連接時(shí)，兩個(gè)專用總線的不匹配(60X總線或local bus是同步總線，HPI是異步總線)，盡管當(dāng)60X總線(或local bus)設(shè)置為66MHz、32bit時(shí)，最大帶寬理論可達(dá)為264MB/s，但兩者配合時(shí)實(shí)測(cè)的數(shù)據(jù)傳輸帶寬大概只有40MB/s；3、HPI是從接口，盡管主機(jī)(通信控制器)和從機(jī)(DSP)都可以發(fā)起數(shù)據(jù)傳輸，并產(chǎn)生相應(yīng)的中斷通知對(duì)方，但數(shù)據(jù)只能存放在從機(jī)(DSP)的存儲(chǔ)器中。當(dāng)DSP發(fā)送數(shù)據(jù)給通信控制器時(shí)，傳輸效率較低或者中斷開銷較大。具體分析如下DSP首先將數(shù)據(jù)寫入DSP對(duì)應(yīng)的存儲(chǔ)空間內(nèi)，然后通過HPI中斷通知通信控制器。如果數(shù)據(jù)量較小，通信控制器會(huì)直接通過HPI讀取，基于前述第2條中所列的原因，傳輸效率較低。如果數(shù)據(jù)量較大，通信控制器在收到中斷后，通常會(huì)在ISR(中斷服務(wù)程序)中啟動(dòng)一個(gè)DMA(直接存儲(chǔ)器存取)搬移過程，在DMA搬移結(jié)束后，通信控制器會(huì)再次收到一個(gè)中斷。盡管DMA搬移過程中通信控制器可以并行進(jìn)行其他處理，但兩次中斷開銷的代價(jià)相對(duì)而言還是比較高的，影響了處理速度；4、通信控制器與DSP之間也可以使用各自的存儲(chǔ)器總線，通過雙端口的存儲(chǔ)器(DPRAM或FIFO)實(shí)現(xiàn)高速通信，如圖1中DSP2所連接的。但是因?yàn)樵黾宇~外的器件，造成整體成本較高；5、當(dāng)通信控制器與多片DSP的HPI連接時(shí)，可能還需要額外的譯碼邏輯，因此成本較高。

發(fā)明內(nèi)容
針對(duì)上述現(xiàn)有基站的基帶處理器單元結(jié)構(gòu)設(shè)計(jì)中所存在的問題和不足，本發(fā)明的目的是提供一種帶寬較大、成本低、易維護(hù)及設(shè)計(jì)方案簡(jiǎn)單的基于PCI總線的基帶處理裝置。
本發(fā)明是這樣實(shí)現(xiàn)的一種基于PCI總線的基帶處理裝置，包括有通信控制器和數(shù)字信號(hào)處理器陣列，所述通信控制器、數(shù)字信號(hào)處理器均包括有PCI接口，所述通信控制器與數(shù)字信號(hào)處理器陣列通過PCI總線接口連接。
優(yōu)選地，該裝置還可包括PCI橋接芯片，當(dāng)數(shù)字信號(hào)處理器的數(shù)量超出通信控制器PCI接口數(shù)量時(shí)，該P(yáng)CI橋接芯片連接于所述通信控制器和數(shù)字信號(hào)處理器陣列之間，用于擴(kuò)展PCI接口。
優(yōu)選地，該裝置的每一級(jí)PCI總線還包括PCI仲裁器，該P(yáng)CI仲裁器可內(nèi)嵌于所述通信控制器或PCI橋接芯片，或者作為獨(dú)立器件；所述數(shù)字信號(hào)處理器陣列的各數(shù)字信號(hào)處理器及PCI橋接芯片分別連接于該級(jí)PCI總線的PCI仲裁器，所述PCI仲裁器響應(yīng)各數(shù)字信號(hào)處理器或PCI橋接芯片的占用總線請(qǐng)求，并按相應(yīng)的優(yōu)先級(jí)進(jìn)行總線占用分配。這里，所述PCI仲裁器也可以是電可擦除可編程邏輯器件或可編程邏輯器件。
優(yōu)選地，所述通信控制器還包括有非易失存儲(chǔ)器，用于存儲(chǔ)所述數(shù)字信號(hào)處理器的應(yīng)用程序及相關(guān)協(xié)議；所述通信控制器啟動(dòng)后，由該通信控制器將所述應(yīng)用程序通過PCI接口下載到所述數(shù)字信號(hào)處理器。
優(yōu)選地，所述通信控制器和數(shù)字信號(hào)處理器均可以主動(dòng)發(fā)起數(shù)據(jù)傳送，與該P(yáng)CI總線連接的設(shè)備均可作為接收方。
優(yōu)選地，所述通信控制器或數(shù)字信號(hào)處理器發(fā)起數(shù)據(jù)傳送時(shí)，采用直接存儲(chǔ)器存取方式，通過發(fā)送方處理器的直接存儲(chǔ)器存取(DMA)控制器直接發(fā)送至相應(yīng)的目的地址，不需要處理器或中間媒介的干預(yù)，利用該直接存儲(chǔ)器存取方式僅產(chǎn)生一次中斷開銷即可完成數(shù)據(jù)的發(fā)送。
優(yōu)選地，所述數(shù)字信號(hào)處理器陣列包括一個(gè)或一個(gè)以上的數(shù)字信號(hào)處理器，其分別并行連接于所述通信控制器。
本發(fā)明的所有數(shù)字信號(hào)處理器均設(shè)有PCI接口，通信控制器同樣也設(shè)有PCI接口，通信控制器和數(shù)字信號(hào)處理器陣列之間通過PCI總線接口實(shí)現(xiàn)連接，當(dāng)數(shù)字信號(hào)處理器的數(shù)量較多時(shí)，可通過在通信控制器和數(shù)字信號(hào)處理器之間設(shè)置PCI橋接芯片來實(shí)現(xiàn)擴(kuò)展連接。
具體而言，本發(fā)明具有以下優(yōu)點(diǎn)1、本發(fā)明基于單一的PCI數(shù)據(jù)通路，實(shí)現(xiàn)了通信控制器與DSP陣列間的主機(jī)接口功能和消息傳遞功能；2、通信控制器內(nèi)嵌PCI仲裁器，PCI支持即插即用，無需額外的譯碼邏輯；3、PCI總線是一個(gè)全同步總線，當(dāng)配置成33MHz、32bit時(shí)，峰值傳送速率為132MB/s；當(dāng)配置成66MHz、32bit時(shí)，峰值傳送速率為264MB/s。當(dāng)用于消息傳遞時(shí)，遠(yuǎn)高于傳統(tǒng)的HPI的解決方案；而成本又較基于雙端口存儲(chǔ)器的方案低，硬件設(shè)計(jì)難度低；4、PCI總線是多主總線，通信控制器和DSP都可以主動(dòng)發(fā)起數(shù)據(jù)傳送，接收方可以是PCI總線上任意處理器及其他從設(shè)備，這樣，DSP之間也可以互相發(fā)送數(shù)據(jù)，原有HPI方案中，DSP之間是無法通過HPI互相發(fā)送消息的。數(shù)據(jù)發(fā)送可采用DMA方式，直接發(fā)送到接收處理器的存儲(chǔ)器中，傳輸效率高，只產(chǎn)生一次中斷開銷；5、本發(fā)明數(shù)據(jù)處理器均基于標(biāo)準(zhǔn)的PCI總線而連接，通常大多數(shù)通信控制器和DSP的產(chǎn)品系列中都有支持PCI的主流器件，當(dāng)替換通信控制器和/或DSP時(shí)，選用支持PCI總線的器件直接替換即可，無需調(diào)整系統(tǒng)架構(gòu)，非常方便。


圖1是現(xiàn)有的基站基帶處理單元的結(jié)構(gòu)示意圖；圖2是本發(fā)明的結(jié)構(gòu)示意圖。
具體實(shí)施例方式
如圖2所示，本發(fā)明包括有通信控制器和數(shù)字信號(hào)處理器陣列，通信控制器包括有PCI接口和60X總線接口(或者local bus)，所有的數(shù)字信號(hào)處理器均包括有PCI接口和外部?jī)?nèi)存接口(EMIF)，通信控制器與數(shù)字信號(hào)處理器陣列通過PCI接口連接，以實(shí)現(xiàn)PCI總線的連接。其中，60X總線接口及外部?jī)?nèi)存接口可用于連接外部存儲(chǔ)器。本發(fā)明是基于標(biāo)準(zhǔn)的局部總線——PCI構(gòu)建而成的。
為簡(jiǎn)化起見，圖中只列出了兩片DSP，實(shí)際系統(tǒng)中可以根據(jù)需要，設(shè)置任意數(shù)目的DSP。本發(fā)明的DSP是指帶有PCI總線接口的任意DSP，可采用TI公司C6416、C6415型號(hào)的DSP，但并不限于該類型的DSP。同樣的，通信控制器是指帶有PCI總線接口的通信控制器，可采用Freescale公司的MPC8280、MPC8275型號(hào)的，但并不限于該類型。
當(dāng)通信控制器連接的DSP數(shù)量較多時(shí)，可通過PCI橋接芯片(圖中虛線框內(nèi))來完成DSP連接的擴(kuò)展，如圖2所示，本發(fā)明可通過PCI橋接芯片擴(kuò)展為多級(jí)PCI總線的結(jié)構(gòu)。PCI橋接芯片連接于通信控制器和數(shù)字信號(hào)處理器陣列之間。
本發(fā)明還包括用于PCI總線分配的PCI仲裁器(圖中未示出)，該P(yáng)CI仲裁器可內(nèi)嵌于通信控制器。數(shù)字信號(hào)處理器陣列的各數(shù)字信號(hào)處理器各有自己獨(dú)立的總線請(qǐng)求線、總線允許線、總線時(shí)鐘信號(hào)及總線復(fù)位信號(hào)等與總線仲裁器相連，而數(shù)字信號(hào)處理器相互間沒有任何控制關(guān)系。仲裁器直接識(shí)別數(shù)字信號(hào)處理器的請(qǐng)求，并根據(jù)一定的優(yōu)先級(jí)仲裁算法選中一個(gè)數(shù)字信號(hào)處理器，向它直接發(fā)出總線允許信號(hào)。這里，PCI仲裁器也可為電可擦除可編程邏輯器件(EPLD)或可編程邏輯器件(FPGA)。提出仲裁請(qǐng)求的除了數(shù)字信號(hào)處理器外，還可能包括連接到該級(jí)PCI總線的PCI橋接芯片的主總線(Primary Bus)。
本發(fā)明需要使用PCI橋接芯片時(shí)，為多級(jí)PCI總線結(jié)構(gòu)。本發(fā)明的每級(jí)PCI總線的一側(cè)可連接通信控制器或1個(gè)PCI橋接芯片的從屬總線(Secondary Bus)，另一側(cè)連接0至多個(gè)PCI橋接芯片的主總線(PrimaryBus)和/或1至多個(gè)數(shù)字信號(hào)處理器。即圖2所示的結(jié)構(gòu)具有多級(jí)延展性。PCI仲裁器也可內(nèi)嵌于該P(yáng)CI橋接芯片，即內(nèi)嵌于該P(yáng)CI橋接芯片的從屬總線(Secondary Bus)一側(cè)。內(nèi)嵌結(jié)構(gòu)可使本發(fā)明結(jié)構(gòu)緊湊、體積小。若不考慮結(jié)構(gòu)問題，本發(fā)明的PCI仲裁器也可作為獨(dú)立的器件使用。
通常情況下，DSP陣列不配備非易失存儲(chǔ)器，只在通信控制器的存儲(chǔ)器總線配備非易失存儲(chǔ)器用于存儲(chǔ)程序和數(shù)據(jù)，DSP陣列的程序以數(shù)據(jù)的形式存儲(chǔ)在通信控制器的非易失存儲(chǔ)器中。系統(tǒng)上電通信控制器自舉后，將DSP陣列的程序通過PCI主機(jī)接口下載到DSP，非?？旖?。這樣，DSP即可完成碼片級(jí)和符號(hào)級(jí)的信號(hào)處理；而通信控制器可完成一些協(xié)議及與傳輸相關(guān)的處理功能。
通信控制器讀取數(shù)字信號(hào)處理器中的緩存數(shù)據(jù)時(shí)，采用直接存儲(chǔ)器存取(DMA)方式，該DMA方式進(jìn)行數(shù)據(jù)存取時(shí)不需要CPU進(jìn)行干預(yù)，可提高系統(tǒng)執(zhí)行應(yīng)用程序的效率。而且，數(shù)據(jù)可直接在源地址和目的地址之間傳送，不需要中間媒介。本發(fā)明僅產(chǎn)生一次中斷開銷，提高了數(shù)據(jù)處理效率。本發(fā)明采用PCI總線一個(gè)數(shù)據(jù)通路，實(shí)現(xiàn)了基站基帶處理單元中通信控制器與DSP陣列間的主機(jī)接口及數(shù)據(jù)傳遞兩個(gè)功能。并且，大多數(shù)通信控制器和DSP的產(chǎn)品系列中都有支持PCI的主流器件，當(dāng)替換通信控制器和/或DSP時(shí)，選用支持PCI總線的器件直接替換即可，無需調(diào)整系統(tǒng)架構(gòu)，非常方便。
本發(fā)明的通信控制器和數(shù)字信號(hào)處理器均可以主動(dòng)發(fā)起數(shù)據(jù)傳送，與該P(yáng)CI總線連接的任何設(shè)備均可作為接收方。這樣，DSP之間也可以互相發(fā)送數(shù)據(jù)。
當(dāng)然，本發(fā)明還可有其他多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，本領(lǐng)域技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1.一種基于PCI總線的基帶處理裝置，包括有通信控制器和數(shù)字信號(hào)處理器陣列，其特征在于，所述通信控制器、數(shù)字信號(hào)處理器均包括有PCI接口，所述通信控制器與數(shù)字信號(hào)處理器陣列通過PCI總線接口連接。
2.根據(jù)權(quán)利要求1所述的基于PCI總線的基帶處理裝置，其特征在于，該裝置還可包括PCI橋接芯片，當(dāng)數(shù)字信號(hào)處理器的數(shù)量超出通信控制器PCI接口數(shù)量時(shí)，該P(yáng)CI橋接芯片連接于所述通信控制器和數(shù)字信號(hào)處理器陣列之間，用于擴(kuò)展PCI接口。
3.根據(jù)權(quán)利要求2所述的基于PCI總線的基帶處理裝置，其特征在于，該裝置的每一級(jí)PCI總線還包括PCI仲裁器，該P(yáng)CI仲裁器可內(nèi)嵌于所述通信控制器或PCI橋接芯片，或者作為獨(dú)立器件；所述數(shù)字信號(hào)處理器陣列的各數(shù)字信號(hào)處理器及PCI橋接芯片分別連接于該級(jí)PCI總線的PCI仲裁器，所述PCI仲裁器響應(yīng)各數(shù)字信號(hào)處理器或PCI橋接芯片的占用總線請(qǐng)求，并按相應(yīng)的優(yōu)先級(jí)進(jìn)行總線占用分配。
4.根據(jù)權(quán)利要求1所述的基于PCI總線的基帶處理裝置，其特征在于，所述通信控制器還包括有非易失存儲(chǔ)器，用于存儲(chǔ)所述數(shù)字信號(hào)處理器的應(yīng)用程序及相關(guān)協(xié)議；所述通信控制器啟動(dòng)后，由該通信控制器將所述應(yīng)用程序通過PCI接口下載到所述數(shù)字信號(hào)處理器。
5.根據(jù)權(quán)利要求3所述的基于PCI總線的基帶處理裝置，其特征在于，所述PCI仲裁器也可以是電可擦除可編程邏輯器件或可編程邏輯器件。
6.根據(jù)權(quán)利要求1所述的基于PCI總線的基帶處理裝置，其特征在于，所述通信控制器和數(shù)字信號(hào)處理器均可以主動(dòng)發(fā)起數(shù)據(jù)傳送，與該P(yáng)CI總線連接的設(shè)備均可作為接收方。
7.根據(jù)權(quán)利要求1所述的基于PCI總線的基帶處理裝置，其特征在于，所述通信控制器或數(shù)字信號(hào)處理器發(fā)起數(shù)據(jù)傳送時(shí)，采用直接存儲(chǔ)器存取方式，通過發(fā)送方處理器的直接存儲(chǔ)器存取控制器直接發(fā)送至相應(yīng)的目的地址，僅產(chǎn)生一次中斷開銷即可完成數(shù)據(jù)的發(fā)送。
8.根據(jù)權(quán)利要求1至7中任一權(quán)利要求所述的基于PCI總線的基帶處理裝置，其特征在于，所述數(shù)字信號(hào)處理器陣列包括一個(gè)或一個(gè)以上的數(shù)字信號(hào)處理器，其分別并行連接于所述通信控制器。
全文摘要
本發(fā)明公開了一種基于PCI總線的基帶處理裝置，包括有通信控制器和數(shù)字信號(hào)處理器陣列，所述通信控制器、數(shù)字信號(hào)處理器均包括有PCI接口，所述通信控制器與數(shù)字信號(hào)處理器陣列通過PCI總線接口連接。當(dāng)通信控制器連接的DSP數(shù)量較多時(shí)，可通過PCI橋接芯片來完成DSP連接的擴(kuò)展。本發(fā)明的帶寬較大、成本低、易維護(hù)及設(shè)計(jì)方案簡(jiǎn)單。
文檔編號(hào)G06F13/20GK1912859SQ20051009016
公開日2007年2月14日 申請(qǐng)日期2005年8月11日 優(yōu)先權(quán)日2005年8月11日
發(fā)明者馬衛(wèi)國(guó) 申請(qǐng)人:大唐移動(dòng)通信設(shè)備有限公司