專利名稱：具有速率匹配的高計算效率的卷積編碼的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及用于移動通信網(wǎng)絡(luò)的差錯編碼(error coding)，并且更具體地 涉及一種具有速率匹配的高計算效率的卷積編碼的方法和設(shè)備。
背景技術(shù)：
速率匹配是一種在移動通信系統(tǒng)中用以將編碼器(例如卷積編碼器或turbo編碼 器)的碼率與通信信道的數(shù)據(jù)傳輸速率進(jìn)行匹配的技術(shù)。速率匹配典型地包括對編碼器輸 出的編碼比特進(jìn)行刪余(puncture)或者重復(fù)來匹配通信信道的數(shù)據(jù)傳輸速率。速率匹配 允許單個編碼器用于多個具有不同數(shù)據(jù)傳輸速率的數(shù)據(jù)信道。在傳統(tǒng)的速率匹配電路中，編碼器接收輸入比特流并且生成兩個或更多編碼比特 流。交織器對每個編碼比特流進(jìn)行交織。速率匹配電路對每個交織的比特流中的編碼比特 進(jìn)行比特復(fù)用(bit-multiplex)，并且輸出單個比特流到發(fā)射機(jī)，該單個比特流具有期望數(shù) 目的比特以匹配通信信道的數(shù)據(jù)傳輸速率。由速率匹配電路所執(zhí)行的比特復(fù)用對來自所有 交織的比特流的交織比特進(jìn)行混雜。如果編碼器輸出的比特數(shù)目大于所需數(shù)目，則一些交 織比特就被刪余。相反地，如果編碼器輸出的比特數(shù)目小于所需數(shù)目，則一些比特可以被重 復(fù)。速率匹配電路可以使用循環(huán)緩沖器，或?qū)崟r復(fù)用電路來實(shí)現(xiàn)。雖然過去使用的速率匹配電路提供良好的性能，但是仍然存在對提供良好性能并 具有更低復(fù)雜度的用于卷積碼的新速率匹配電路的需求。

發(fā)明內(nèi)容
本發(fā)明涉及供卷積編碼器使用的用于速率匹配的方法和設(shè)備。信息序列被輸入至 非系統(tǒng)性卷積編碼器。該卷積編碼器對信息序列進(jìn)行編碼并且輸出兩個或更多奇偶校驗(yàn)比 特(parity bit)流。交織電路對每個奇偶校驗(yàn)比特流中的奇偶校驗(yàn)比特進(jìn)行交織而不對 不同奇偶校驗(yàn)比特流中的奇偶校驗(yàn)比特進(jìn)行混合。經(jīng)交織的奇偶校驗(yàn)比特被輸入到速率匹 配電路。該速率匹配電路輸出選定數(shù)目的奇偶校驗(yàn)比特以匹配數(shù)據(jù)信道。所述奇偶校驗(yàn)比 特按組的次序輸出。也就是說，來自第一組奇偶校驗(yàn)比特的所有奇偶校驗(yàn)比特都在來自下 一組的任何奇偶校驗(yàn)比特輸出之前被輸出。根據(jù)本發(fā)明的用于速率匹配的方法和設(shè)備允許使用相同的交織器來對編碼器所 輸出的不同奇偶校驗(yàn)比特流進(jìn)行交織，降低了用于移動終端的信道編碼器的復(fù)雜度，并且 提高了信道編碼的性能。


圖1示出了包括編碼電路的示范性收發(fā)機(jī)。圖2示出了根據(jù)本發(fā)明的一個示范性實(shí)施例的編碼電路。圖3示出了根據(jù)一個示范性實(shí)施例的第一示范性速率匹配電路。圖4示出了根據(jù)另一示范性實(shí)施例的第二示范性速率匹配電路。圖5示出了由示范性速率匹配電路輸出的奇偶校驗(yàn)比特的次序。圖6示出了對輸入比特流進(jìn)行編碼以便傳輸?shù)氖痉缎苑椒ā?br> 具體實(shí)施例方式圖1示出了用于移動通信系統(tǒng)的通信終端10的主要部件。通信終端10包括用于 控制通信終端10的整體操作的系統(tǒng)控制器12、用于存儲操作所需的程序和數(shù)據(jù)的存儲器 14、用于向遠(yuǎn)程設(shè)備傳送信號的發(fā)射機(jī)20、以及用于從遠(yuǎn)程設(shè)備接收信號的接收機(jī)30。發(fā) 射機(jī)20和接收機(jī)30通過允許全雙工操作的雙工器或開關(guān)(switch) 16而耦合到一個或多 個天線18。發(fā)射機(jī)20接收來自信息源的信息流，處理信息流以生成適合通過無線電信道傳 輸?shù)陌l(fā)射信號，并將發(fā)射信號調(diào)制到RF載波上。發(fā)射機(jī)20包括信源編碼器22、信道編碼 器24、和調(diào)制器26。信源編碼器22去除冗余或?qū)π畔⒈忍亓鬟M(jìn)行隨機(jī)化以產(chǎn)生針對最大 信息內(nèi)容而優(yōu)化的信息序列。來自信源編碼器22的信息序列被傳到信道編碼器24。信道 編碼器24將冗余單元引入到由信源編碼器22所提供的信息序列中以生成編碼序列。由信 道編碼器24所增加的冗余用于增強(qiáng)通信系統(tǒng)的糾錯能力。信道編碼器24的輸出是傳送序 列。調(diào)制器26接收來自信道編碼器24的傳送序列并生成適合于通信信道的物理性質(zhì)并且 能夠通過通信信道而被高效傳送的波形。接收機(jī)30接收從遠(yuǎn)端設(shè)備傳送的已經(jīng)在通過通信信道時被破壞的信號。接收機(jī) 的功能是從所接收的信號重建原始信息流。接收機(jī)30包括解調(diào)器32、信道解碼器34和信 源解碼器36。解調(diào)器32處理所接收的信號并生成接收比特序列，其可以包含每個接收比特 或符號的硬值或軟值。如果所接收的信號通過通信信道沒有差錯地傳送，則接收比特序列 將與發(fā)射機(jī)處的傳送比特序列相同。在實(shí)際情況中，所接收的信號通過通信信道會將傳輸 差錯引入接收信號中。信道解碼器34使用發(fā)射機(jī)20處的信道編碼器24所增加的冗余來 檢測和糾正比特差錯。對解調(diào)32和信道解碼器34表現(xiàn)性能的度量是在解碼信息序列中比 特差錯發(fā)生的頻率。作為最后一步，信源解碼器36重建來自信息源的原始信息比特流。圖2示出了根據(jù)本發(fā)明的一個實(shí)施例的示范性信道編碼器24。信道編碼器24包 括編碼器40、交織電路42和速率匹配電路44。在一些實(shí)施例中，信道編碼器24也可以進(jìn) 一步包括位于速率匹配電路44之后的信道交織器46。編碼器40可以包括例如非系統(tǒng)性卷積編碼器。該編碼器40接收輸入序列I并生 成兩個或更多奇偶校驗(yàn)比特流P1, P2, ...，PN。例如，編碼器40可以實(shí)施1/3碼率、約束長 度k = 7且生成多項(xiàng)式為[133，171，165]。的咬尾卷積碼。這種卷積碼屬于具有最優(yōu)距離譜 (ODS)的最大自由距離(MFD)碼的類別。這種類別的碼使得碼字之間的自由距離最大化并 且在所有距離處具有最低權(quán)重。這種卷積碼的另一個優(yōu)點(diǎn)就是碼率為1/2的碼能夠通過對 多項(xiàng)式[165]。所產(chǎn)生的編碼比特進(jìn)行刪余來得到。所得到的1/2碼率的卷積碼由生成多項(xiàng)式[133，171]。給出。本領(lǐng)域技術(shù)人員將會理解到，1/3碼率和1/2碼率的卷積碼的嵌套 結(jié)構(gòu)能夠被用于降低信道編碼器24的復(fù)雜度。交織電路42包括三個交織器42a、42b、42c，分別用于對來自卷積編碼器40的三 個奇偶校驗(yàn)比特流進(jìn)行處理。本領(lǐng)域技術(shù)人員將會理解到，每個奇偶校驗(yàn)比特流對應(yīng)于其 中一個生成多項(xiàng)式。這些奇偶校驗(yàn)比特流在圖2中示為P1I2和&。奇偶校驗(yàn)比特流Pji 應(yīng)于生成多項(xiàng)式[133]。，奇偶校驗(yàn)比特流P2對應(yīng)于生成多項(xiàng)式[171]。，而奇偶校驗(yàn)比特流 P3對應(yīng)于生成多項(xiàng)式[165]。。如將在下文中更為詳細(xì)介紹的那樣，奇偶校驗(yàn)比特的組復(fù)用 (group multiplexing)允許相同的交織器42a、42b、42c分別用于奇偶校驗(yàn)比特流P1I2I3 中的每一個。針對每個經(jīng)編碼的比特流Ρ”Ρ2、Ρ3使用相同的交織器結(jié)構(gòu)的能力降低了信道 編碼器24的復(fù)雜度。相反地，實(shí)施比特級復(fù)用的速率匹配電路需要針對不同的奇偶校驗(yàn)比 特流Ρ”Ρ2、Ρ3使用不同的交織器。雖然針對每個奇偶校驗(yàn)比特流使用相同的交織器的能力 是本發(fā)明的一個優(yōu)點(diǎn)，然而本領(lǐng)域技術(shù)人 員將會理解到，交織電路42可以包括用于每個奇 偶校驗(yàn)比特流的不同交織器42a、42b、42c。由交織器42a、42b、42c輸出的交織的奇偶校驗(yàn)比特流P，^P' 2、P，3被輸入到速率 匹配電路44。速率匹配電路44正如下文中所描述的那樣對奇偶校驗(yàn)比特流P’ pP’ 2、P’ 3 執(zhí)行組復(fù)用，并且輸出一輸出序列C。另外，速率匹配電路44可以對一些奇偶校驗(yàn)比特進(jìn)行 刪余或重復(fù)以使得輸出比特數(shù)目與數(shù)據(jù)傳輸信道相匹配。正如上文所述，示范性實(shí)施例中的卷積編碼器40包括1/3碼率的卷積碼。因此， 當(dāng)需要1/3碼率的卷積碼時，速率匹配電路44將所有三個奇偶校驗(yàn)比特流中的所有奇偶校 驗(yàn)比特輸出。速率匹配電路44以組復(fù)用的格式輸出這些奇偶校驗(yàn)比特。也就是說，速率匹 配電路44首先輸出與奇偶校驗(yàn)比特流P1相對應(yīng)的奇偶校驗(yàn)比特，后面是奇偶校驗(yàn)比特流 P2中的奇偶校驗(yàn)比特，然后跟著輸出奇偶校驗(yàn)比特流&中的奇偶校驗(yàn)比特。這三個奇偶校 驗(yàn)比特流Pp P2> P3中的奇偶校驗(yàn)比特不會像在傳統(tǒng)速率匹配電路中那樣被混雜，而是以組 的形式被輸出。當(dāng)需要高于1/3的碼率以匹配數(shù)據(jù)通信信道時，速率匹配電路44通過對所選擇的 奇偶校驗(yàn)比特進(jìn)行刪余來輸出少于全部的奇偶校驗(yàn)比特。當(dāng)對奇偶校驗(yàn)比特進(jìn)行刪余時， 速率匹配電路44首先對與奇偶校驗(yàn)比特流P3相對應(yīng)的奇偶校驗(yàn)比特進(jìn)行刪余，后面是與 奇偶校驗(yàn)比特流P2相對應(yīng)的奇偶校驗(yàn)比特。也就是說，直到奇偶校驗(yàn)比特流P3中的全部奇 偶校驗(yàn)比特被刪余后才對奇偶校驗(yàn)比特流P2中的奇偶校驗(yàn)比特進(jìn)行刪余。剩余的尚未被 刪余的奇偶校驗(yàn)比特以上文所描述的組次序輸出。由此，對于碼率為1/2的卷積碼，速率匹 配電路44對與奇偶校驗(yàn)比特流P3相對應(yīng)的所有比特進(jìn)行刪余。為了獲得在1/2和1/3之 間的碼率，速率匹配電路44對與奇偶校驗(yàn)比特流P3相對應(yīng)的一些而不是全部的奇偶校驗(yàn) 比特進(jìn)行刪余。為了獲得高于1/2的碼率，速率匹配電路44對與奇偶校驗(yàn)比特流P3相對 應(yīng)的全部奇偶校驗(yàn)比特以及與奇偶校驗(yàn)比特流P2相對應(yīng)的一些奇偶校驗(yàn)比特流進(jìn)行刪余。當(dāng)需要小于1/3的碼率以匹配數(shù)據(jù)通信信道時，速率匹配電路44將每個奇偶校驗(yàn) 比特流中的奇偶校驗(yàn)比特以上文所描述的Pi、P2、P3組復(fù)用的次序輸出并且然后按次序重復(fù) 相同的輸出序列直至已經(jīng)輸出期望數(shù)目的比特。也就是說，在已經(jīng)輸出全部三個奇偶校驗(yàn) 比特流Pi、P2、P3中的所有奇偶校驗(yàn)比特后，速率匹配電路44將首先輸出與奇偶校驗(yàn)比特流 P1相對應(yīng)的重復(fù)的奇偶校驗(yàn)比特，后面是來自奇偶校驗(yàn)比特流P2的重復(fù)的奇偶校驗(yàn)比特，然后接著是來自奇偶校驗(yàn)比特流P3的奇偶校驗(yàn)比特，直至達(dá)到期望的奇偶校驗(yàn)比特數(shù)目。圖3和圖4示出了速率匹配電路44的兩種示范性實(shí)施方式。圖3中示出的速率 匹配電路44包括循環(huán)緩沖器50。經(jīng)交織的奇偶校驗(yàn)比特流P’ pP’ 2、P’ 3被讀入循環(huán)緩沖 器50的對應(yīng)部分中。因此，循環(huán)緩沖器50中的奇偶校驗(yàn)比特被按組排序。然后順序地從 循環(huán)緩沖器50中讀取速率匹配電路44的輸出比特。如果所需的比特數(shù)目大于循環(huán)緩沖器 50的大小，則讀取從循環(huán)緩沖器50的末端繞(wrap)到始端。在圖4中示出的實(shí)施例中，使用組復(fù)用電路52來代替循環(huán)緩沖器50。組復(fù)用電路 52 “即時(on the fly) ”生成交織地址以從三個奇偶校驗(yàn)比特流中讀取奇偶校驗(yàn)比特。這 種即時尋址產(chǎn)生與循環(huán)緩沖器50相同的輸出序列C而不需要對輸出比特進(jìn)行緩沖。正如上文提到的，這種由速率匹配電路44實(shí)施的組復(fù)用使相同的交織器能夠被 用于奇偶校驗(yàn)比特流Pp P2和P3中的每一個。位反轉(zhuǎn)次序(BRO bit reverseorder)交織 器已經(jīng)被發(fā)現(xiàn)在turbo編碼器中提供速率匹配的良好性能。長度為32的BRO交織器由下 式給出BR032 =
為了適應(yīng)任意的奇偶校驗(yàn)比特流長度，BRO交織器通常被用作用于大到足以包含 奇偶校驗(yàn)比特流的矩形交織器的列置換模式。即，對于長度為Np的奇偶校驗(yàn)比特流，交織 器42a、42b、42c被定義為具有32列和ceil (Np/32)行的矩形交織器。如果矩形交織器的 大小(由& = 32*沈11(乂/32)給出)大于奇偶校驗(yàn)比特流的長度，則Nd = N1-NpA虛比特 被填補(bǔ)(pad)到奇偶校驗(yàn)比特流的前面。輸入流(包括奇偶校驗(yàn)比特和潛在的虛比特)從 第一行、第一列開始被逐行寫入交織器。然后基于所選擇的列置換模式來對這32個列進(jìn)行 置換。在列置換后，能夠從第一列、第一行開始逐列讀出交織器的內(nèi)容。如果存在虛比特， 則當(dāng)矩形交織器的內(nèi)容被讀出時丟棄虛比特。對于卷積碼，優(yōu)選地應(yīng)當(dāng)修改列置換的BRO交織器以使得每個奇偶校驗(yàn)比特組中 奇索引位(odd-indexed)比特在相同奇偶校驗(yàn)比特組中偶索引位(even-indexed)比特之 前被輸出。圖5示出了奇偶校驗(yàn)比特的這種排序。在一個示范性實(shí)施例中，用于交織電路42的交織器42a、42b、42c可以包括用于列 置換的反轉(zhuǎn)BRO交織器。反轉(zhuǎn)BRO交織器由下式給出R-BR032 = [31 15 23 7 27 11 19 3 29 13 21 5 25 9 17 1 等式 230 14 22 6 26 10 18 2 28 12 20 4 24 8 16 0]通過修改傳統(tǒng)BRO交織器以使得比特以與傳統(tǒng)BRO交織器相比相反的次序輸出， 來實(shí)現(xiàn)反轉(zhuǎn)BRO交織器。在第二實(shí)施例中，用于交織電路42的交織器42a、42b、42c可以包括用于列置換的循環(huán)移位BRO交織器。循環(huán)移位BRO交織器的一個示例由下式給出CS-BR032 = [1 17 9 25 5 21 13 29 3 19 11 27 7 23 15 31 等式 30 16 8 24 4 20 12 28 2 18 10 26 6 22 14 30]循環(huán)移位BRO交織器通過對傳統(tǒng)BRO交織器的輸出比特進(jìn)行十六個位置的移位來 實(shí)現(xiàn)。在第三實(shí)施例中，用于交織電路42的交織器42a、42b、42c可以包括用于列置換的模偏移(modulo-offset) BRO交織器。示范性的模偏移BRO交織器的一個示例由下式給出M0-BR032 = [3 19 11 27 7 23 15 31 5 21 13 29 9 25 17 1 等式 44 20 12 28 8 24 16 0 6 22 14 30 10 26 18 2]
由等式4表示的模偏移交織器可以通過向傳統(tǒng)BRO交織器的輸出索引(index)相 對交織器42的長度的模添加預(yù)定偏移來實(shí)現(xiàn)。添加到交織器地址的偏移應(yīng)該為奇數(shù)。由于對從編碼器40輸出的奇偶校驗(yàn)比特流執(zhí)行交織，來自速率匹配電路44的輸 出序列具有相當(dāng)隨機(jī)化的次序。然而，由于速率匹配電路44的組復(fù)用，奇偶校驗(yàn)比特組之 間沒有交織。因此，在某些情況下，可能希望在速率匹配電路44后包含信道交織器46以提 高信道交織的深度。例如，如果調(diào)制格式將偶數(shù)個奇偶校驗(yàn)比特映射到每個調(diào)制符號，則 可以將來自速率匹配電路44的輸出比特均勻地分為兩個子塊(c^c^cVh)和(cN/2，cN/2+1， Cm)。然后可以對這兩個子塊進(jìn)行比特復(fù)用并將其發(fā)送至調(diào)制器。舉QPSK調(diào)制為例，第一 已調(diào)符號由Ctl和cN/2來確定，第二調(diào)制符號由C1和cN/2+1來確定并且諸如此類。圖6示出了根據(jù)本發(fā)明的一個實(shí)施例的由信道編碼器24實(shí)施的示范性方法100。 當(dāng)信息序列I被輸入到信道編碼器24時開始進(jìn)行處理。信道編碼器24對信息序列I進(jìn)行 編碼以生成兩個或更多奇偶校驗(yàn)比特流(塊102)。正如之前提到的，由非系統(tǒng)性卷積編碼 器執(zhí)行編碼。奇偶校驗(yàn)比特流P1, P2,...，Pn被輸入到交織電路42。交織電路42對每個奇 偶校驗(yàn)比特流進(jìn)行交織以生成交織的奇偶校驗(yàn)比特流P’ P’ 2，. . . P’ N(塊104)。交織的 奇偶校驗(yàn)比特流然后被提供給速率匹配電路44。速率匹配電路44輸出選定數(shù)目的奇偶校 驗(yàn)比特以匹配數(shù)據(jù)信道(塊106)。奇偶校驗(yàn)比特如之前所描述的那樣按組的次序輸出。也 就是說，與奇偶校驗(yàn)比特流P1相對應(yīng)的所有奇偶校驗(yàn)比特都在從與奇偶校驗(yàn)比特流P2相對 應(yīng)的組中輸出的任何奇偶校驗(yàn)比特之前輸出，并且諸如此類。如果匹配數(shù)據(jù)信道所需的奇 偶校驗(yàn)比特數(shù)少于全部的奇偶校驗(yàn)比特，則來自與奇偶校驗(yàn)比特流Pn相對應(yīng)的組的奇偶校 驗(yàn)比特首先在來自與奇偶校驗(yàn)比特流Pim相對應(yīng)的組的任何奇偶校驗(yàn)比特被刪余之前被刪 余，并且諸如此類。如果匹配數(shù)據(jù)信道所需的奇偶校驗(yàn)比特數(shù)超過信道編碼器24輸出的奇 偶校驗(yàn)比特數(shù)，則所有奇偶校驗(yàn)比特如上文所描述的那樣按組排序(ordered by group)輸 出，并然后重復(fù)輸出序列直至已經(jīng)達(dá)到所需的奇偶校驗(yàn)比特數(shù)。在本發(fā)明的一些實(shí)施例中， 來自速率匹配電路44的輸出序列C可以由信道交織器42進(jìn)行交織以提高交織深度(塊 108)。然而該最后的交織步驟是可選的。雖然已經(jīng)在具體實(shí)施方式
的情境中對本發(fā)明進(jìn)行了描述，但本領(lǐng)域技術(shù)人員將會 理解到，所描述的速率匹配技術(shù)能夠應(yīng)用于具有不同碼率的編碼器，以及不同長度的交織 器。更進(jìn)一步地，雖然優(yōu)選的實(shí)施例對所有三個奇偶校驗(yàn)比特流使用了相同的交織器，但是 可以對不同的奇偶校驗(yàn)比特流應(yīng)用不同的交織器。當(dāng)然，可以在不脫離本發(fā)明的范圍和基本特征的情況下以不同于在此所闡述的其 它具體方式來實(shí)現(xiàn)本發(fā)明。因此，本發(fā)明的實(shí)施例在各方面都應(yīng)該被認(rèn)為是示例性的而非 限制性的，并且在所附權(quán)利要求的含義和等同范圍內(nèi)做出的所有改變都旨在包括在內(nèi)。
權(quán)利要求
一種差錯編碼電路，包括非系統(tǒng)性卷積編碼器，用于對輸入比特流進(jìn)行編碼以產(chǎn)生兩組或更多組奇偶校驗(yàn)比特；交織器電路，用于對每組奇偶校驗(yàn)比特內(nèi)的奇偶校驗(yàn)比特進(jìn)行交織；以及速率匹配電路，用于輸出選定數(shù)目的所述交織的按組排序的奇偶校驗(yàn)比特以獲得期望碼率。
2.如權(quán)利要求1所述的差錯編碼電路，其中所述速率匹配電路包括循環(huán)緩沖器以用于 存儲所述交織的按組排序的奇偶校驗(yàn)比特。
3.如權(quán)利要求1所述的差錯編碼電路，其中所述速率匹配電路包括組復(fù)用電路。
4.如權(quán)利要求1所述的差錯編碼電路，其中所述交織器電路被配置為對每組奇偶校驗(yàn) 比特應(yīng)用相同的交織。
5.如權(quán)利要求1所述的差錯編碼電路，其中所述交織器電路被配置為對每組奇偶校驗(yàn) 比特應(yīng)用不同的交織。
6.如權(quán)利要求1所述的差錯編碼電路，其中所述速率匹配電路在輸出每組內(nèi)偶數(shù)位的 奇偶校驗(yàn)比特之前輸出奇數(shù)位的奇偶校驗(yàn)比特。
7.如權(quán)利要求6所述的差錯編碼電路，其中所述交織器電路被配置為對奇偶校驗(yàn)比特 進(jìn)行排序以使得在每組奇偶校驗(yàn)比特內(nèi)奇數(shù)位的奇偶校驗(yàn)比特在偶數(shù)位的奇偶校驗(yàn)比特> . 、r -
8.如權(quán)利要求7所述的差錯編碼電路，其中所述交織器電路實(shí)施反轉(zhuǎn)位反轉(zhuǎn)次序的交 織器以用于列置換。
9.如權(quán)利要求7所述的差錯編碼電路，其中所述交織器電路實(shí)施循環(huán)移位位反轉(zhuǎn)次序 的交織器以用于列置換。
10.如權(quán)利要求7所述的差錯編碼電路，其中所述交織器電路實(shí)施模偏移位反轉(zhuǎn)次序 的交織器以用于列置換。
11.一種用于對輸入比特流進(jìn)行差錯編碼的方法，所述方法包括在非系統(tǒng)性卷積編碼器中對所述輸入比特流進(jìn)行編碼以產(chǎn)生兩組或更多組奇偶校驗(yàn) 比特；對每組奇偶校驗(yàn)比特內(nèi)的奇偶校驗(yàn)比特進(jìn)行交織；以及 輸出選定數(shù)目的所述交織的按組排序的奇偶校驗(yàn)比特以獲得期望碼率。
12.如權(quán)利要求11所述的方法，還包括在循環(huán)緩沖器中存儲所述交織的按組排序的奇 偶校驗(yàn)比特，并且其中所述交織的奇偶校驗(yàn)比特被從所述循環(huán)緩沖器中輸出。
13.如權(quán)利要求11所述的方法，還包括當(dāng)所述奇偶校驗(yàn)比特被輸出時在組復(fù)用電路中 對所述比特進(jìn)行組復(fù)用。
14.如權(quán)利要求11所述的方法，其中對每組奇偶校驗(yàn)比特應(yīng)用相同的交織。
15.如權(quán)利要求11所述的方法，其中對每組奇偶校驗(yàn)比特應(yīng)用不同的交織。
16.如權(quán)利要求11所述的方法，其中輸出選定數(shù)目的所述交織的按組排序的奇偶校驗(yàn) 比特以獲得期望碼率進(jìn)一步包括在輸出每組內(nèi)偶數(shù)位的奇偶校驗(yàn)比特之前輸出奇數(shù)位的 奇偶校驗(yàn)比特。
17.如權(quán)利要求16所述的方法，其中所述交織對奇偶校驗(yàn)比特進(jìn)行排序以使得在每組奇偶校驗(yàn)比特內(nèi)奇數(shù)位的奇偶校驗(yàn)比特在偶數(shù)位的奇偶校驗(yàn)比特之前。
18.如權(quán)利要求17所述的方法，其中所述交織包括進(jìn)行反轉(zhuǎn)的位反轉(zhuǎn)次序交織以用于 列置換。
19.如權(quán)利要求17所述的方法，其中所述交織包括進(jìn)行循環(huán)移位的位反轉(zhuǎn)次序交織以 用于列置換。
20.如權(quán)利要求17所述的方法，其中所述交織包括進(jìn)行模偏移的位反轉(zhuǎn)次序交織以用 于列置換。
全文摘要
一種差錯編碼電路，包括非系統(tǒng)性卷積編碼器，用于對輸入比特流進(jìn)行編碼以產(chǎn)生兩組或更多組奇偶校驗(yàn)比特；交織器電路，用于對每組奇偶校驗(yàn)比特內(nèi)的奇偶校驗(yàn)比特進(jìn)行交織；以及速率匹配電路，用于輸出選定數(shù)目的交織的按組排序的奇偶校驗(yàn)比特以獲得期望碼率。
文檔編號H04L1/00GK101836387SQ200880019235
公開日2010年9月15日 申請日期2008年6月6日 優(yōu)先權(quán)日2007年6月8日
發(fā)明者J-F·程 申請人:艾利森電話股份有限公司