專利名稱：：時(shí)域均衡器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及時(shí)域均衡器，尤其涉及支持多重vdsl2參數(shù)集的新型時(shí)域均衡器硬件結(jié)構(gòu)。
背景技術(shù)：
：VDSL2——第二代甚高速率數(shù)字用戶線路，是2005年5月最早被國際電信聯(lián)盟(ITU)提出的標(biāo)準(zhǔn)草案(G993.2).VDSL2是在DSL技術(shù)的演化，目標(biāo)是在一對(duì)銅線上承載很高的速率。在上行或下行任一方向，其所支持的速率最高能達(dá)到100M每秒。而根據(jù)不同的部署方案，又產(chǎn)生了不同的profile參數(shù)集來適應(yīng)需求，大多數(shù)部署方案是和距離有關(guān)。下面的這張表展示了所有的profile參數(shù)集。VDSL2profile<table>tableseeoriginaldocumentpage4</column></row><table><table>tableseeoriginaldocumentpage5</column></row><table>時(shí)域均衡器是一項(xiàng)針對(duì)縮短信道響應(yīng)長度的技術(shù)，所以相鄰DMT幀的碼間干擾會(huì)被減輕。時(shí)域均衡器通常作為FIR濾波器所實(shí)現(xiàn)。FIR的抽頭數(shù)目取決與回路長度。一般，越長的回路需要越長的FIR濾波器。另一方面，越長的回路意味著越低的傳輸帶寬，因?yàn)楦哳lFIR4吏得衰減變大，信噪比降低，有效的比特?zé)o法裝載。因此，更長的回足各也意味著要用低參數(shù)集，例如8.5MHz。VDSL2標(biāo)準(zhǔn)定義多種參數(shù)集，來支持不同的頻率范圍，從8.5MHz到30MHz。向下兼容需求進(jìn)一步需要VDSL2頻率低至1.104MHz。時(shí)±或均衡器(TEQ)基本是用來減少相鄰的采樣之間的碼間串?dāng)_。為了達(dá)到最佳系統(tǒng)性能，時(shí)域均衡器TEQ抽頭需要的數(shù)量根據(jù)不同的參數(shù)集而不同。告訴的參數(shù)集例如17腿z和30腿z，需要比較少的TEQ抽頭，因?yàn)榛芈肪嚯x較短。低速參數(shù)集，例如adsl2+頻譜，2.208MHz，或者8.5MHz需要較多數(shù)量的TEQ抽頭，因?yàn)殚L距離回路造成較長的信道相應(yīng)。因此，如果需要多重參數(shù)集ASIC解決方案，那么設(shè)計(jì)性價(jià)比高的時(shí)域均衡器硬件來滿足不同的參數(shù)集需求是非常重要的。
發(fā)明內(nèi)容時(shí)域均衡器中最昂貴的硬件部分就是乘法器。為了減少時(shí)域均衡器的硬件損耗，同樣也是為了減少功耗，需要嚴(yán)謹(jǐn)?shù)脑O(shè)計(jì)，來使乘法器的使用最優(yōu)化。為此，我們根據(jù)目標(biāo)提出了一個(gè)特殊的TEQ硬f^架構(gòu)。我們的TEQ架構(gòu)是可編程的，以此，在低頻參數(shù)集如8.5MHZ或adsl2+頻譜應(yīng)用時(shí)，在同等數(shù)量的乘法器情況下，支持更長的TEQ濾波器，這里我們提出一個(gè)性價(jià)比高的TEQ硬件架構(gòu)來支持多重VDSL2參數(shù)集。我們的硬件架構(gòu)支持通過固件實(shí)現(xiàn)TEQ抽頭長度的可編程。我們的獨(dú)一無二的設(shè)計(jì)在低速profile時(shí)支持更大的TEQ抽頭長度，而無須增加另外的乘法器。所支持的TEQ抽頭的最大數(shù)量實(shí)際上與profile頻率成反比。這完美地滿足了下述需要，即低速profile具有更長的TEQ，而高速profile具有更短的TEQ。我們所關(guān)注的是VDSL2的應(yīng)用，然而，其他的應(yīng)用例如WiMAX同樣可以用這中技術(shù)。通過以下相關(guān)的描述、聲明及附圖，本發(fā)明的這些以及其他特:'性、各方面及優(yōu)勢(shì)將更容易被理解。圖1展示了本發(fā)明支持多重VDSL2參數(shù)集的時(shí)域均衡器的硬件結(jié)構(gòu)。具體實(shí)施方式時(shí)域均衡器架構(gòu)為了理解我們TEQ架構(gòu)，了解我們系統(tǒng)時(shí)鐘頻率和特定參數(shù)集頻率之間的關(guān)系就是非常必要的.每一個(gè)參數(shù)集實(shí)際上定義了應(yīng)用在物理層的最小的頻率需求，基于耐奎斯特頻率或兩倍于參數(shù)集頻率。模擬前端AFE采樣頻率可以根據(jù)是否采用過采樣而不同變化。另一方面，系統(tǒng)時(shí)鐘頻率基本就是用來驅(qū)動(dòng)數(shù)字?jǐn)?shù)據(jù)通路的時(shí)豐中頻率，例如我們的時(shí)域均衡器?？偟膩碚f，系統(tǒng)時(shí)鐘頻率的選擇應(yīng)該基于最高的物理頻率及通過數(shù)據(jù)通路模塊的計(jì)算需求。對(duì)于VDSL2來說，最高的物理頻率來自30MHz的參數(shù)集，其中有4096個(gè)子載波，8，625KHz的tone間距。這意味著模擬到數(shù)字轉(zhuǎn)換的采樣頻率需要至少70.626MHz。因此，數(shù)據(jù)通路需要至少能在這個(gè)頻率上處理模擬轉(zhuǎn)數(shù)字的類夂據(jù)。因此系統(tǒng)時(shí)鐘頻率可以選擇70.626腿z，因子A^1，N在實(shí)際應(yīng)用中一般選擇一個(gè)整數(shù)。在選擇系統(tǒng)時(shí)鐘的另一個(gè)重要的因數(shù)就是ASIC處理技術(shù)，因?yàn)锳SIC處理技術(shù)決定了在一個(gè)系統(tǒng)時(shí)鐘周期內(nèi)，關(guān)鍵電路例如乘法器轉(zhuǎn)換有多快。在我們的系統(tǒng)中，我們選擇N3，頻率為141.312MHz。.然而，我們的時(shí)域均衡器架構(gòu)不是完全基于一個(gè)特殊的系統(tǒng)吋鐘頻率。對(duì)于0.13um或0.18umASIC處理，在一個(gè)141.312腿z時(shí)鐘周期內(nèi)，運(yùn)行一個(gè)16x16的乘法器是沒有問題的。因?yàn)槌朔ㄆ魇且粋€(gè)非常昂貴的硬件部分，那么高效的時(shí)域均衡器設(shè)計(jì)應(yīng)該總是試著讓乘法器的數(shù)量達(dá)到最優(yōu)化。另一方面，系統(tǒng)的性能需求決定了時(shí)域均後丁器運(yùn)行的乘法器的數(shù)量。因此，問題確確實(shí)實(shí)變成了如何讓每一個(gè)乘法器高效地運(yùn)用在時(shí)域均衡器中。因?yàn)槲覀冊(cè)谶@里提出一個(gè)大體的時(shí)域均衡器，我們不需要討論我們實(shí)際需要多少乘法器來支持所有的VDSL2參數(shù)集。我們假設(shè)總和為M的乘法器可以運(yùn)行起時(shí)域均衡器。最佳的有效設(shè)計(jì)就是確保乘法器全負(fù)荷地運(yùn)行。換句話說，乘法器將把每個(gè)時(shí)鐘周期都用于乘法。會(huì)合了乘法器總數(shù)M和70.656MHz的系統(tǒng)時(shí)鐘頻率，我們的時(shí)域架構(gòu)可以支持一下的時(shí)域均衡過濾器抽頭長度<table>tableseeoriginaldocumentpage9</column></row><table>上面的抽頭長度僅是基于乘法器處理能力的最大值。為了最小4七硬件成本，第一步就是找到所需的支持所有參數(shù)集的乘法器的數(shù)目?，F(xiàn)在我們假設(shè)通過系統(tǒng)模擬，我們找到30a參數(shù)集需要TO個(gè)抽頭，12a，12b，17a需要Tl個(gè)抽頭，8a，8b，8c，8d需要T2個(gè)抽頭。ADSL2—-下行需要T3個(gè)抽頭。問題變成了找到滿足下列條件的最佳M值。Mx7V2r0，2xMxiV2r"4xMxA^r2，16xMx7V2:r3,結(jié)果是LJ意思是取最接近的整數(shù)。在找到所需乘法器^^最佳數(shù)目后，實(shí)際的可被每個(gè)參數(shù)集所支持的抽頭數(shù)分另lj變成^oi^x^，2xM0/Tx7V，4xjW。wxTV，l"M釘xiV，明顯大于每個(gè)參數(shù)集的需求TO,Tl，T2，T3.現(xiàn)在下一步就是找到乘法器可被有效地利用每個(gè)周期乘法器能進(jìn)行一次乘法操作的辦法。時(shí)域均衡器抽頭的額外數(shù)目可以用靈活的方法編程。在我們的方案中，我們用M,作為我們的基準(zhǔn)設(shè)計(jì)一種方法，可以支持TEQ的抽頭是M。^的倍數(shù)。例如，M,x/，HZ是一個(gè)用固件設(shè)定的可編程的因子，L相當(dāng)于支持抽頭長度的最大值。為了同時(shí)運(yùn)行M?！ǔ朔ㄆ?，我們需要把數(shù)據(jù)延遲"W，"G，l，…，M鮮x/-1和系數(shù)^;u-o，i，…，m,x/-l分裂為i個(gè)部分。因此，F(xiàn)IR濾波器的計(jì)算可以被格式化成如下的算式(這里我們僅取了一個(gè)計(jì)算例子，因?yàn)槲覀儗Ｗ⒂谟布\(yùn)行)<formula>formulaseeoriginaldocumentpage10</formula>這里我們僅提出一種方法突破時(shí)域均衡器計(jì)算的方法。也有許多其他不同的方法，我們不意義例舉了。基本的想法就是把時(shí)域均衡器的計(jì)算拆散成多個(gè)小塊，來適應(yīng)運(yùn)行在系統(tǒng)吋鐘周期的乘法器計(jì)算。圖1展示了我們的時(shí)域均衡器硬件架構(gòu)ADC_DATA來自模擬前端的模擬轉(zhuǎn)數(shù)字，ADC—DATA—RDY用來限定ADC—DATA。ADC—DATA被推向我們的時(shí)域均衡器的頻率速度實(shí)際上取決與參數(shù)集的耐奎斯特頻率。對(duì)于低速的參數(shù)集來說，ADC—DATA的速率會(huì)按比例降低。換句話說，對(duì)于兩個(gè)連續(xù)ADC—DATA—RDY信號(hào)，更多的系統(tǒng)時(shí)鐘周期可以支持低速參數(shù)集。這實(shí)際上是我們時(shí)域均衡器硬件的一個(gè)基本的思想開發(fā)物理信號(hào)，來有效地利用ASIC部分的消耗，例如乘法器。ADC—DATA—RDY會(huì)提高數(shù)據(jù)延遲，如時(shí)延計(jì)次器中的MUXs所示。階段1計(jì)數(shù)器被ADC—DATA—RDY重置，然后會(huì)啟動(dòng)計(jì)數(shù)過程，從O到配置寄存器L寄存器L實(shí)際上決定了時(shí)域均衡器配置了多少抽頭。(準(zhǔn)確地說是M,")。寄存器L被固件通過微處理器接口所配置。寄存器L最大的限制基于不同的參數(shù)集，根據(jù)兩個(gè)相鄰的ADC—DATA—RDY之間有多少系統(tǒng)時(shí)鐘周期。階段1計(jì)數(shù)器的目的就是控制哪些抽頭及相應(yīng)的系數(shù)被混入M,乘法器。那些乘法的結(jié)構(gòu)就是把他們計(jì)算在一起。在我們的圖解中，我們不分離出額外的過程。然而，如果ASIC處理速度為加法器所限，我們可以看到額外的可以用一些寄存器把多個(gè)加汰二器分離，來保持部分結(jié)果之和，我們就不在圖中展示出來了。累加器基本上累積和存儲(chǔ)不同階段的結(jié)果之和，當(dāng)階段1計(jì)數(shù)器被重置到o，第一個(gè)和^直接被鐘控進(jìn)累加器。否則，累加器就被一起與現(xiàn)有及存儲(chǔ)之和相加。當(dāng)階段1計(jì)數(shù)器到達(dá)最后階段L，它將在數(shù)據(jù)通路中給出TEQ—OUT—RDY信號(hào)，到下一個(gè)模塊，把TEQ—0UT_DATA從累加器隔離開。在我們的設(shè)計(jì)中，抽頭系數(shù)^)，"W，'"，M?！?—1是可以通過微處理器接口配置的。所以，為時(shí)域均衡器找到最佳系數(shù)TEQ計(jì)算運(yùn)行在微處理器中，TEQ濾波器計(jì)算由硬件完成。這個(gè)發(fā)明已經(jīng)被描述成相關(guān)的可被效仿的例子，在不背離發(fā)明矛支術(shù)范圍的情況下的修改或替代是可以被理解的。另外，可以作許多的修改來適應(yīng)特定的方案或者作為不違背必要技術(shù)范圍的教學(xué)發(fā)明材料。因此，預(yù)期這個(gè)發(fā)明是的不會(huì)對(duì)以特殊的，以最好方式的具體實(shí)現(xiàn)而限制的，但是這個(gè)發(fā)明將包含所有的附加聲明。權(quán)利要求1、時(shí)域均衡器，包含MOPT乘法器，其中，T0是30a參數(shù)集所需的抽頭數(shù)，T1是12a，12b，17a參數(shù)集所需的抽頭數(shù)，T2是8a，8b，8c，8d參數(shù)集所需的抽頭數(shù)，T3是ADSL2+下行參數(shù)集所需的抽頭數(shù)，因子N≥1并選擇為整數(shù)；其中乘法器在每個(gè)時(shí)鐘周期運(yùn)行一個(gè)乘法運(yùn)算。2、根據(jù)權(quán)利要求1的均衡器，其中所支持的TEQ抽頭是7^〃的倍數(shù)，即M。""，^工，L是可由由固件編程的因子，L是抽頭支持的最大長度。3、根據(jù)權(quán)利要求1的均衡器，其中時(shí)域均衡器計(jì)算被打散成多水部分，來適應(yīng)可以在每個(gè)系統(tǒng)周期內(nèi)運(yùn)行的乘法器運(yùn)算。4、根據(jù)權(quán)利要求3的均衡器，其中數(shù)據(jù)時(shí)延母),"0,1,…，M鮮x/_l禾口系數(shù)cW,"0,l,…，M,x/-l被分裂成工個(gè)關(guān)于M,的部分，因此TEQ的計(jì)算可以變成<formula>formulaseeoriginaldocumentpage2</formula>5、根據(jù)權(quán)利要求4的均衡器，其中ADC一DATA來自模擬前端的模擬轉(zhuǎn)數(shù)字，ADC一DATA被推向我們的時(shí)域均衡器的頻率速度實(shí)際上取決與參數(shù)集的耐奎斯特頻率；ADC—DATA—RDY用來限定ADC—DATA,ADC—DATA—RDY將提高時(shí)延計(jì)數(shù)器中的數(shù)據(jù)時(shí)延(固X);階段1計(jì)數(shù)器控制哪些抽頭信號(hào)及相關(guān)系數(shù)需要復(fù)合進(jìn)M?！ǔ藬?shù)，其被ADC一DATA—RDY重置，然后會(huì)從0到寄存器L開始計(jì)數(shù)過程，那些乘法的結(jié)果會(huì)被加到一起；累加器基本上累積和存儲(chǔ)不同階段的結(jié)果之和，當(dāng)階段1計(jì)數(shù)器被重置到0，第一個(gè)和^直接被鐘控進(jìn)累加器；否則，累加器就被一起與現(xiàn)有及存儲(chǔ)之和相加；當(dāng)階段1計(jì)數(shù)器到達(dá)最后階段L，它將在數(shù)據(jù)通路中給出TEQ—OUT—RDY信號(hào)，到下一個(gè)模塊，把TEQ_0UT_DATA從累加器隔離開。6、根據(jù)權(quán)利要求5的均衡器，其中寄存器L被固件通過微處理器接口所配置。7、根據(jù)權(quán)利要求5的均衡器，其中寄存器L的最大限度基于不同的參數(shù)集根據(jù)兩個(gè)連續(xù)ADC—DATA—RDY之間有多少系統(tǒng)時(shí)鐘頻率。8、根據(jù)權(quán)利要求5的均衡器，其中加法可以被分裂乘多個(gè)寄存器的加法器，來寄存部分求和的結(jié)果，如果ASIC處理能力受限與加法器的話。9、根據(jù)權(quán)利要求5的均衡器，其中抽頭系數(shù)c附*=0，1，…，"-1可以通過微處理器接口進(jìn)行配置。10、根據(jù)權(quán)利要求5的均衡器，利用時(shí)分復(fù)用來為不同的參數(shù)集支持不同的時(shí)域均衡需求，所以它可以在不為有限脈沖響應(yīng)濾波器增加額外乘法器的情況下，支持更長的更延展的回路。全文摘要本發(fā)明提出了性價(jià)比高的支持多重VDSL2參數(shù)集的TEQ硬件架構(gòu)。我們的硬件架構(gòu)支持通過固件實(shí)現(xiàn)TEQ抽頭長度的可編程。我們的獨(dú)一無二的設(shè)計(jì)在低速profile時(shí)支持更大的TEQ抽頭長度，而無須增加另外的乘法器。所支持的TEQ抽頭的最大數(shù)量實(shí)際上與profile頻率成反比。這完美地滿足了下述需要，即低速profile具有更長的TEQ，而高速profile具有更短的TEQ。文檔編號(hào)H04L25/03GK101422004SQ200680053602公開日2009年4月29日申請(qǐng)日期2006年12月29日優(yōu)先權(quán)日2005年12月29日發(fā)明者譚耀龍申請(qǐng)人:創(chuàng)達(dá)特(蘇州)科技有限責(zé)任公司