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高速串行數(shù)據(jù)接收器結(jié)構(gòu)的制作方法

文檔序號(hào):7638985閱讀:213來(lái)源:國(guó)知局
專利名稱:高速串行數(shù)據(jù)接收器結(jié)構(gòu)的制作方法
髙速串行 接收器結(jié)構(gòu)0001本屮請(qǐng)耍求2005年8月3日提交的第60/705, 689號(hào)美國(guó)臨時(shí)專利 中請(qǐng)的權(quán)利,該美國(guó)臨吋專利申請(qǐng)因此全部并入本發(fā)明作參考。獄領(lǐng)域0002本發(fā)明涉及可編程邏輯器件("PLD")及其通用型的其它集成 m電路(為方面起見(jiàn)一般地都稱作PLD)。更具體地,本發(fā)明涉及包括在 PLD上的高速串行數(shù)據(jù)接收器電路。
技術(shù)背景0003PLD被用作相對(duì)通用的器件。PLD可以被編程(被配置)以滿足 該P(yáng)LD被設(shè)計(jì)來(lái)支持的需求范圍內(nèi)的任何需求。PLD可以被裝配高速串行15數(shù)據(jù)通信電路,由此該P(yáng)LD可以將串行數(shù)據(jù)傳輸至PLD外部的電路,禾口/ 或從PLD外部的電路接收串行數(shù)據(jù)。這樣,所希望的是,該P(yáng)LD的高速串 行數(shù)據(jù)通信電路能夠支持PLD產(chǎn)品的不同用戶可能希望實(shí)施的不同通信 協(xié)議。還希望該P(yáng)LD的高速串行數(shù)據(jù)通信電路能夠成功地在不同電路或 系統(tǒng)環(huán)境中被實(shí)現(xiàn)。本發(fā)明提供高速串行數(shù)據(jù)接收器電路,該高速串行20數(shù)據(jù)接收器電路可以被配置成滿足大范圍可能的需求。 發(fā)明內(nèi)容0004根據(jù)本發(fā)明的串行數(shù)據(jù)信號(hào)接收器電路包括多個(gè)均衡器電路, 這些均衡器電路串行連接且獨(dú)立可控以便它們可以共同地補(bǔ)償大范圍的 可能的輸入信號(hào)衰減特征中的任何衰減特征。與均衡器電路有關(guān)的其它 25電路特征可以被連接以帶給接收器電路其它性能。例如,這些其它特征 可以包括用于檢測(cè)輸入信號(hào)的不同類型的回送或環(huán)回(loop back)測(cè)試 電路、可控終端電阻、可控共模電壓以及可控閾值??刂平邮掌麟娐返?不同方面可以是可編程的。0005本發(fā)明的更多特征,它的本質(zhì)以及各種優(yōu)勢(shì),從附圖和以下詳 30細(xì)描述中將會(huì)更加清楚。


0006圖l是有助于解釋本發(fā)明的某些方面的幾個(gè)信號(hào)衰減特征的簡(jiǎn)化 圖。0007圖2是根據(jù)本發(fā)明的電路示例性實(shí)施例的簡(jiǎn)化原理框圖。 0008圖3是根據(jù)本發(fā)明獲得的兒個(gè)示例性頻率響應(yīng)特征的簡(jiǎn)化圖。0009圖4是顯示在圖2中的幾部分更詳細(xì)但仍然簡(jiǎn)化的原理框圖。圖4 乂川作本發(fā)明的示例性實(shí)施例。0010圖5是圖4所示電路的代表性部分的示例性實(shí)施例的簡(jiǎn)化框圖。0011圖6是根據(jù)本發(fā)明的優(yōu)選電路的示例性實(shí)施例的簡(jiǎn)化原理框圖。 10具體實(shí)施方式
0012隨著數(shù)據(jù)速率不斷增加,收發(fā)器設(shè)計(jì)變得更加復(fù)雜。例如,增 加數(shù)據(jù)速率一般會(huì)導(dǎo)致通過(guò)傳輸媒介的信號(hào)完整性降低。信號(hào)接收器的 設(shè)計(jì)對(duì)于恢復(fù)來(lái)自有耗互連線的劣質(zhì)信號(hào)的任務(wù)非常重要,尤其是在高 頻段。在現(xiàn)場(chǎng)可編程門(mén)陣列("FPGA",適用于PLD的另一術(shù)語(yǔ))領(lǐng)域 15中,所希望的是接收器能夠支持大范圍的可能的應(yīng)用。本發(fā)明的接收器 解決有關(guān)信號(hào)集成和具體特征的問(wèn)題。0013在發(fā)送器方面,與信號(hào)集成有關(guān)的預(yù)修正可以被用以幫助在接 收器端信號(hào)的"開(kāi)眼(叩entheeye)"(例如,參看關(guān)于發(fā)送器電路的 共同轉(zhuǎn)讓且共同待決的第11/345, 709號(hào)美國(guó)專利申請(qǐng),其由Tmn等人于20 2 0 06年2月1日提交,該發(fā)送器電路能夠?qū)Ρ话l(fā)送的信號(hào)進(jìn)行預(yù)修正)。 然而,過(guò)分預(yù)修正可能導(dǎo)致交叉串?dāng)_。每個(gè)PLD用戶的電路板設(shè)計(jì)(例 女口,印刷電路板或底板設(shè)計(jì))也具有不同特性。例如,圖l只繪出了來(lái)自 典型應(yīng)用的幾個(gè)代表性底板衰減曲線。要注意的是,每個(gè)曲線的極點(diǎn)位 置不相同,且在不同范圍的頻率中觀察到不同的斜率。20014關(guān)于具體特征,希望多種通信協(xié)議提供有損信號(hào)檢測(cè)。同時(shí), 被公知作為PCI-E的通信協(xié)議是要求接收器具有電空轉(zhuǎn)性能的協(xié)議示例。0015圖2示出根據(jù)本發(fā)明的高速串行數(shù)據(jù)接收器電路10的示例性實(shí)施 例。例如,電路10可以被設(shè)計(jì)從而在數(shù)據(jù)速率接近約6Gbps(每秒千兆位) 處工作。要強(qiáng)調(diào)的是在PLD環(huán)境中,接收器電路10優(yōu)選地能夠在相當(dāng)寬30范圍的頻率中的任何頻率處工作,并且6Gbps僅僅是在該接收器的工作范圍內(nèi)的數(shù)據(jù)速率的一個(gè)示例。在本發(fā)明的其他實(shí)施例中,工作范圍可以不同并且可以不包括6 Gbps。0016如圖2所示,電路10包括均衡模塊20、信號(hào)檢測(cè)模塊30、終端模 塊40、共模驅(qū)動(dòng)器模塊50、串行回送緩沖器60以及診斷回送緩沖器70。 0017均衡模塊20優(yōu)選地至少在某些程度上可編程,該均衡模塊20的 主要功能是減少對(duì)所連PLD的較大接收器電路的需求。該較大接收器電 路,其可以包括接在電路10下游的時(shí)鐘和數(shù)據(jù)恢復(fù)("CDR")電路, 需要將進(jìn)入的串行數(shù)據(jù)信號(hào)正確無(wú)誤地轉(zhuǎn)換成數(shù)字信號(hào)電平。誤差源示 例是符號(hào)間干擾("ISI")和被降低的信噪比("SNR"),它們通常10具有高頻信號(hào)衰減的特征。均衡器20優(yōu)選地不要求任何初始訓(xùn)練序列。 圖3示出在大范圍頻率上均衡器20的諸多可能的頻率響應(yīng)的幾個(gè)示例。如 圖3所示,均衡器20的增益可選擇具有諸多不同可能電平的任何一個(gè),范 圍從超低增益(其在短時(shí)互連的、芯片對(duì)芯片的應(yīng)用中有用)到高增益 (其被要求用于具有如圖l所示的那些具有有損曲線的底板應(yīng)用中)。信|5號(hào)EQ—CTRL[n:O]為均衡器提供了設(shè)置選擇,其中n可以是足夠大的數(shù)字 從而允許其代表數(shù)量為幾千個(gè)的不同控制值。信號(hào)EQ—CTRL可以來(lái)自在 PLD上的可編程存儲(chǔ)器(即所謂的可配置隨機(jī)存取存儲(chǔ)器或CRAM)。對(duì) CRAM控制的可能替換在本說(shuō)明書(shū)中稍后要提到。0018為了抵消具有不同位置的不同底板的極點(diǎn),在電路20巾的零位20置是靈活的。高達(dá)約為8Gbps的4階函數(shù)將使曲線擬合典型的衰減曲線。 圖4因此示出均衡器模塊20的示例性實(shí)施例,該均衡模塊20包括4級(jí)110、 120、 130和140,以便引入4個(gè)零以抵償?shù)装逯卸噙_(dá)4個(gè)的極點(diǎn)的可能性。 圖5示出了可以應(yīng)用到4級(jí)均衡器110、 120、 130和140中任何一級(jí)的一般 性描述。該圖示出每個(gè)均衡器級(jí)可以具有以下可控變量參數(shù)(1) DC25增益,(2) AC增益,(3)斜率,(4)低頻限制Wz,以及(5)高頻限 制Wp 。這些不同參數(shù)的值由控制輸入信號(hào)EQ_CTRL[m:0]和 DC—CTRL[a:O]所決定。再貝lj, EQ—CTRL和DC—CTRL信號(hào)可以來(lái)自CRAM (或者來(lái)自稍后要被提到的另一個(gè)可能的替代)。0019圖4也示出連接到均衡器電路20的其它模塊的優(yōu)選位置以便通過(guò) 30負(fù)載配送來(lái)增強(qiáng)性能。圖4示出回送緩沖器60的輸出優(yōu)選地被應(yīng)用于均衡器電路20的最后一級(jí)140的輸入。(對(duì)回送緩沖器60的輸入來(lái)自在包括電 路10的PLD上的串行數(shù)據(jù)發(fā)送器電路。通過(guò)緩沖器60的回送路徑可以被 用以測(cè)量PLD的發(fā)送器路徑電路。)作為另一個(gè)實(shí)施例,圖4示出回送緩 沖器70的輸入優(yōu)選地來(lái)自均衡電路20的最后一級(jí)140的輸出。(回送緩沖 5器70的輸出被應(yīng)用于包括電路10的PLD上的發(fā)送器電路。該回送路徑可 以被用來(lái)將信號(hào)傳送回被輸入到電路10的串行數(shù)據(jù)源以使該串行數(shù)據(jù)源 能夠測(cè)量連接到電路10的鏈路,以及電路10處理其已接收信號(hào)的能力)。 還有另一個(gè)實(shí)例,圖4示出如何優(yōu)選地分開(kāi)CDR電路和自適應(yīng)色散補(bǔ)償引 擎("ADCE")電路150的路徑。具體地,這一點(diǎn)沿著均衡器電路20的io最后一級(jí)140的下游優(yōu)選地被執(zhí)行,且在ADCE電路150中附加虛擬均衡器 級(jí)160以減少/平衡施加在電路20的4個(gè)級(jí)110、 120、 D0和140的負(fù)載。 (ADCE電路150可以被用于連接接收器電路以自動(dòng)地為均衡器決定合適 的設(shè)置,而不是"手動(dòng)地"控制EQ—CTRL[n:O]信號(hào)。因此EQJ3TRL的 ADCE控制是對(duì)EQ一CTRL的CRAM控制的可能的替換。圖6 (以下描述)15示出如何在包括電路10的PLD上實(shí)施該實(shí)例。)如圖5所示,電路20也具 有DC增益選項(xiàng),該增益選項(xiàng)優(yōu)選地僅被應(yīng)用于起始兩級(jí)110和120以降低 偏移量。這個(gè)偏移量可以歸因于過(guò)程誤匹配、布局依賴偏移、隨機(jī)偏移, 等等。所有級(jí)IIO、 120、 130和140可以相同或基本上相同(如圖5所示), 但是用于級(jí)130和140的DC一CTRL可以硬連接到O。200020優(yōu)選地包括在電路10中的其它特征是芯片終端,該芯片終端可 以被校準(zhǔn)至由于PVT (過(guò)程、電壓和溫度)而導(dǎo)致的偏移變量。該特征 由可變電阻42a和42b所提供,這兩個(gè)可變電阻串行連接在均衡器電路 20的兩個(gè)差動(dòng)輸入之間。電阻42a和42b的合并值可以被選擇以獲得終 端阻抗的精度和在輸入引腳上的負(fù)載之間的平衡以增強(qiáng)性能。例如,圖225 中信號(hào)TERM—CTRL可以允許在均衡器電路20的輸入之間選擇100、 120 或150歐姆的差分。在該實(shí)施例中,每個(gè)電阻可被調(diào)節(jié)到具有50、 60或 75歐姆的電阻值。信號(hào)TERM—CTRL可以來(lái)自CRAM (類似于本說(shuō)明書(shū) 中前面所描述的CRAM)以使終端電阻的值可編程地可選擇。0021電路10也優(yōu)選地提供低阻抗終端路徑給共模電壓(即,在電阻30 42a和42b之間的節(jié)點(diǎn)處)。此外,該電壓優(yōu)選地可編程的用于選擇支持幾個(gè)通信協(xié)議所要求的級(jí)別或電平(level)。電壓源50受一個(gè)或多個(gè)信 號(hào)VTT一CTRL所控制以提供與地面之間的所需共模電壓偏移量。 一個(gè)或 多個(gè)VTT—CTRL信號(hào)可以來(lái)自CRAM (也類似于本發(fā)明書(shū)中前面所描述 的CRAM)。0022關(guān)于圖2-4的信號(hào)檢測(cè)電路30,不同的通信協(xié)議具有用于允許最 小差分輸入級(jí)別的不同規(guī)范。一個(gè)或多個(gè)控制位SD—THRESH允許選擇適 合于不同規(guī)范的不同閾值級(jí)別。再則,SD—THRESH可以來(lái)自CRAM (類 似于以前所描述的CRAM)以使被電路30所要求的最小差分輸入級(jí)別可 編程。電路30的輸出信號(hào)表明所要求的最小差動(dòng)輸入級(jí)別是否出現(xiàn)。該 10輸出信號(hào)被應(yīng)用于PLD的物理編碼子層(PCS),且有可能從該P(yáng)CS層傳 輸?shù)絇LD的其它電路。0023信號(hào)檢測(cè)電路30可以被用以支持"電空轉(zhuǎn)"模式。電路30通過(guò) 檢測(cè)在接收器輸入引腳處引入的信號(hào)的出現(xiàn)或不出現(xiàn)而標(biāo)記進(jìn)入電空轉(zhuǎn) 狀態(tài)或離開(kāi)電空轉(zhuǎn)狀態(tài)。如果該信號(hào)低于閾值(例如SD一THRESH),其 15意味著沒(méi)有信號(hào)或(電路)空轉(zhuǎn)。如果該信號(hào)高于閾值,其意味著所連 發(fā)送器處于發(fā)送狀態(tài)(即,不空轉(zhuǎn))。0024優(yōu)選地由電路10提供的各種易測(cè)性特征已經(jīng)被提及,然而現(xiàn)在 將進(jìn)一步討論。包括電路10的PLD上的發(fā)送器電路(未顯示)的旁路模 式可以通過(guò)串行回送緩沖器60來(lái)實(shí)施。也有可能旁路掉CRD電路以檢查20均衡器20的質(zhì)量。這一點(diǎn)通過(guò)診斷回送緩沖器70來(lái)完成。0025如果希望在PLD上提供這種特征的話,圖6示出點(diǎn)EQ—CTRL信號(hào) 可以或者來(lái)自PLD上的CRAM210或者來(lái)自PLD上的ADCE電路150。多路 復(fù)用器("mux")電路220選擇這兩個(gè)可能來(lái)源中的哪一個(gè)來(lái)使用???以由附加的CRAM230可編程地控制由mux220所作的選擇。20026從前述中應(yīng)了解本發(fā)明的串行數(shù)據(jù)信號(hào)接收器結(jié)構(gòu)能夠滿足大 范圍的應(yīng)用。該結(jié)構(gòu)增強(qiáng)了性能同時(shí)避免攜帶過(guò)多的支持特征。
權(quán)利要求
1.一種適用于PLD的高速串行數(shù)據(jù)信號(hào)接收器電路,其包括串行連接的多個(gè)均衡器電路,相對(duì)于由該均衡器電路所執(zhí)行的至少一個(gè)均衡特征,每個(gè)所述均衡器電路獨(dú)立可控;以及從所述PLD的串行數(shù)據(jù)信號(hào)發(fā)送器電路到兩個(gè)所述均衡器電路中間的點(diǎn)的回送連接。
2. 根據(jù)權(quán)利要求1所述的電路,其中所述點(diǎn)處于所述串行中倒數(shù)第二 10個(gè)所述均衡器電路和所述串行中最后一個(gè)均衡器電路之間。
3. 根據(jù)權(quán)利要求2所述的電路,其中所述串行至少還包括一個(gè)在所述倒數(shù)第二個(gè)均衡器電路前面的均衡器電路。
4.根據(jù)權(quán)利要求3所述的電路,進(jìn)一步包括從所述串行中最后一個(gè)所述均衡器電路的輸出端連接到所述PLD的串行數(shù)據(jù)信號(hào)發(fā)送器電路的第二回送連接。
5. —種適用于PLD的高速串行數(shù)據(jù)信號(hào)接收器電路,其包括 串行連接的多個(gè)均衡器電路,相對(duì)于由該均衡器電路所執(zhí)行的至少一個(gè)均衡特征,每個(gè)所述均衡器電路獨(dú)立可控;以及連接到兩個(gè)所述均衡器電路中間的點(diǎn)的信號(hào)檢測(cè)電路。
6. 根據(jù)權(quán)利要求5所述的電路,其中所述點(diǎn)處于所述串行中所述均衡 器電路的順數(shù)第一個(gè)和所述串行中所述均衡器電路的順數(shù)第二個(gè)之間。
7. 根據(jù)權(quán)利要求6所述的電路,其中所述串行至少還包括緊隨著所述順數(shù)第二個(gè)均衡器電路后面的一個(gè)所述均衡器電路。
8.根據(jù)權(quán)利要求7所述的電路,其中至少所述順數(shù)第一和第二均衡器電路的所述至少一個(gè)可控均衡特征包括那些均衡器電路的DC增益。
9.根據(jù)權(quán)利要求8所述的電路,其中所述至少還有-一個(gè)均衡器電路的 DC增益被固定。
10.根據(jù)權(quán)利要求6所述的電路,其屮所述數(shù)據(jù)信號(hào)包括差分信號(hào)對(duì),以及其屮所述電路進(jìn)一歩包括連接在所述差分信號(hào)對(duì)之間的終端電阻電路,其具有可控屯阻。
11. 根據(jù)權(quán)利要求IO所述的電路,其中所述終端電阻電路包括具有到 m地電位的低阻抗連接的共模電壓節(jié)點(diǎn)。
12. 根據(jù)權(quán)利要求11所述的電路,其中所述連接包括串行連接在所述 共模電壓模式和所述地電位之間的可控電壓源電路。
13.根據(jù)權(quán)利要求5所述的電路,其中所述至少一個(gè)可控均衡特征至少在某種程度上可編程。
14.根據(jù)權(quán)利要求10所述的電路,其中所述可控電阻至少在某種程度 上可編程。
15. 根據(jù)權(quán)利要求12所述的電路,其中所述可控電壓源的電壓至少在 某種程度上可編程。
16. 根據(jù)權(quán)利要求5所述的電路,其中所述信號(hào)檢測(cè)電路應(yīng)用可控閾值 25來(lái)決定是否檢測(cè)到信號(hào)。
17. 根據(jù)權(quán)利要求6所述的電路,其中所述可控閾值至少在某種程度上 可編程。
18. —種適用于PLD的高速串行數(shù)據(jù)信號(hào)接收器電路,其包括串行連接的多個(gè)均衡器電路,相對(duì)于由該均衡器電路所執(zhí)行的至少一個(gè)均衡特征,每個(gè)所述均衡器電路獨(dú)立可控;以及連接到兩個(gè)所述均衡器電路中間的點(diǎn)的自適應(yīng)色散補(bǔ)償引擎電路。
19. 根據(jù)權(quán)利耍求18所述的電路,其中所述點(diǎn)處于所述串行中倒數(shù) 5第二個(gè)所述均衡器電路和所述串行中最后一個(gè)均衡器電路之間。.
20. 根據(jù)權(quán)利要求19所述的電路,其中所述串行至少還包括處于所 述倒數(shù)第二個(gè)均衡器電路之前的一個(gè)所述均衡器電路。
21.根據(jù)權(quán)利要求19所述的電路,其中所述自適應(yīng)色散補(bǔ)償引擎電路包括在電路中的虛擬均衡器。
全文摘要
一種包括關(guān)于PLD的串行數(shù)據(jù)信號(hào)接收器電路,該串行數(shù)據(jù)信號(hào)接收器電路包括串行連接且獨(dú)立可控的多個(gè)均衡器電路以便所述多個(gè)均衡器電路整體上可以大范圍地補(bǔ)償可能存在的輸入信號(hào)衰減特征。其它與均衡器電路相關(guān)的電路特征可以被連接從而帶給該接收器電路其它性能。例如,這些其它特征可以包括用于檢測(cè)輸入信號(hào)的各種回送測(cè)試電路、可控終端電阻、可控共模電壓以及可控閾值。控制該接收器電路的不同方面可以是可編程的。
文檔編號(hào)H04L25/03GK101238691SQ200680028582
公開(kāi)日2008年8月6日 申請(qǐng)日期2006年8月2日 優(yōu)先權(quán)日2005年8月3日
發(fā)明者R·帕媞爾, S·Y·舒梅瑞耶夫, S·曼加特, T·M·德蘭, W·王 申請(qǐng)人:阿爾特拉公司
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