專利名稱：高速并行級聯(lián)碼編碼譯碼器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域中的一種高速并行級聯(lián)碼編碼譯碼器，特別適用于高信息速率信道編碼譯碼裝置。
背景技術(shù)：
傳統(tǒng)的級聯(lián)碼編碼譯碼器多采用串行結(jié)構(gòu)完成級聯(lián)碼編碼譯碼碼功能，資源占用量少、結(jié)構(gòu)簡單是其突出優(yōu)點，特別適合低速率數(shù)據(jù)進行級聯(lián)碼編譯碼。當(dāng)它用于高速率數(shù)據(jù)級聯(lián)碼編碼譯碼時存在一個突出的缺陷信息速率的提高，需要編碼譯碼器對數(shù)據(jù)的處理速度也要相應(yīng)提高，當(dāng)編碼譯碼器處理速度達到一定程度時，由于受到芯片處理速度及實現(xiàn)復(fù)雜度因素的制約，在工程中將很難實現(xiàn)。因此，在高速率數(shù)據(jù)情況下，串行級聯(lián)碼編碼譯碼器的應(yīng)用受到了極大的限制。

發(fā)明內(nèi)容
本發(fā)明的目的在于避免上述背景技術(shù)中的不足之處而提供一種全新的高速并行級聯(lián)碼編碼譯碼器。本發(fā)明不但具有與傳統(tǒng)的串行級聯(lián)碼編碼譯碼器相同的系統(tǒng)性能，而且通過譯碼器直接消除了由于相位調(diào)制帶來的數(shù)據(jù)相位模糊度問題，并且克服了由于數(shù)據(jù)并行處理帶來的譯碼端并行數(shù)據(jù)間不同隨機延時和并行數(shù)據(jù)間不同隨機次序等問題，還具有集成化程度高、體積小、重量輕、機動性好等特點。本發(fā)明的目的是這樣實現(xiàn)的高速并行級聯(lián)碼編碼譯碼器，包括編碼器和譯碼器，所述編碼器包括分路變換器 1、第一至第四RS編碼器2-1至2-4、第一至第四插幀器3-1至3_4、第一至第四交織器組 4-1至4-4和第一至第四卷積碼編碼器5-1至5-4 ；所述譯碼器包括相位變換器6、第一至第四卷積碼譯碼器7-1至7-4、第一至第四搜幀器8-1至8-4、第一至第四解交織器9_1至 9-4和第一至第四RS譯碼器10-1至10-4 ；所述分路變換器1的輸入端口 1與待編碼串行數(shù)據(jù)輸入端口 Al相連，分路變換器 1的輸入端口 2與源同步時鐘輸入端口 Bl相連，分路變換器1的輸出端口 3、4、5、6分別與第一至第RS編碼器2-1至2-4的輸入端口 1相連；第一至第RS編碼器2_1至2_4的各輸出端口 2分別與第一至第四插幀器3-1至3-4的輸入端口 1相連；第一至第四插幀器3-1 至3-4的輸出端口 2分別與第一至第四交織器組4-1至4-4的輸入端口 1相連；第一至第四交織器組4-1至4-4的輸出端口 2分別與第一至第四卷積碼編碼器5-1至5-4輸入端口 1相連；第一至第四卷積碼編碼器5-1至5-4的輸出端口 2、3分別輸出已完成的編碼數(shù)據(jù)；分路變換器將輸入的串行數(shù)據(jù)進行串并變換處理后得到四路并行數(shù)據(jù)并分別輸出至第一至第四RS編碼器，第一至第四RS編碼器分別將輸入的數(shù)據(jù)進行RS編碼后輸出至第一至第四插幀器，第一至第四插幀器將RS編碼器產(chǎn)生的最后一位校驗位用固定幀頭替換并將數(shù)據(jù)輸出給第一至第四交織器，第一至第四交織器將輸入數(shù)據(jù)進行交織處理后出給第一至第四卷積碼編碼器，第一至第四卷積碼編碼器對輸入數(shù)據(jù)進行卷積碼編碼后，分別輸出已完成的編碼數(shù)據(jù)；所述相位變換器6的輸入端口 1、2、3、4、5、6、7、8分別與解調(diào)設(shè)備輸出的8路待譯碼并行數(shù)據(jù)相連，相位變換器6輸出端口 9、10、11、12、13、14、15、16分別與第一至第四卷積碼譯碼器7-1至7-4的輸入端口 1、2相連，相位變換器6輸入端口 17、19、21、23分別與第一至第四卷積碼譯碼器7-1至7-4的輸出端口 4相連，相位變換器6的輸入端口 18、20、22、 24分別與第一至第四搜幀器8-1至8-4的輸出端口 3相連；第一至第四卷積碼譯碼器7-1 至7-4的輸出端口 3分別與第一至第四搜幀器8-1至8-4的輸入端口 1相連；第一至第四搜幀器8-1至8-4的輸出端口 2分別與第一至第四解交織器9-1至9-4的輸入端口 1相連，第一至第四搜幀器8-1至8-4的輸出端口 4分別與第一至第四解交織器9-1至9-4對應(yīng)的輸入端口 3相連；第一至第四解交織器9-1至9-4的輸出端口 2分別與第一至第四RS 譯碼器10-1至10-4的輸入端口 1相連，第一至第四解交織器9-1至9-4的輸出端口 4分別與第一至第四RS譯碼器10-1至10-4的輸入端口 3相連，第一至第四RS譯碼器10_1至 10-4的輸出端口 2輸出數(shù)據(jù)即為高速并行級聯(lián)碼譯碼器最終輸出數(shù)據(jù)，并將傳輸給相應(yīng)的后續(xù)數(shù)據(jù)接收設(shè)備；相位變換器依據(jù)第一至第四卷積碼譯碼器及第一至第四搜幀器提供的反饋控制信號，將解調(diào)設(shè)備輸出的8路待譯碼并行數(shù)據(jù)進行自適應(yīng)處理后，輸出給第一至第四卷積碼譯碼器，第一至第四卷積碼譯碼器對輸入數(shù)據(jù)進行卷積碼譯碼后，將其輸出給第一至第四搜幀器，第一至第四搜幀器對輸入數(shù)據(jù)進行搜幀，當(dāng)幀同步后將數(shù)據(jù)輸出給第一至第四解交織器，第一至第四解交織器對輸入數(shù)據(jù)進行解交織處理后，將數(shù)據(jù)輸出給第一至第四 RS譯碼器，第一至第四RS譯碼器對輸入數(shù)據(jù)進行RS譯碼后的輸出數(shù)據(jù)即為高速并行級聯(lián)碼譯碼器最終輸出數(shù)據(jù)，并將傳輸給相應(yīng)的后續(xù)數(shù)據(jù)接收設(shè)備；所述的相位變換器6包括第一至第四可控反相交換器11-1至11-4、第一至第四可控延時器12-1至12-4、可控次序交換器13和數(shù)據(jù)調(diào)整控制器14 ；第一至第四可控反相交換器11-1至11-4各輸入端口 1、2分別連接待譯碼數(shù)據(jù)，第一至第四可控反相交換器11-1 至11-4的輸出端口 3、4分別與第一至第四可控延時器12-1至12-4的輸入端口 1、2相連， 第一至第四可控延時器12-1至12-4的輸出端口 3分別與可控次序交換器13輸入端口 1、 3、5、7相連，第一至第四可控延時器12-1至12-4的輸出端口 5分別與可控次序交換器13 輸入端口 2、4、6、8相連；可控次序交換器13輸出端口 9、11、13、15分別與第一至第四卷積碼譯碼器7-1至7-4的輸入端口 1相連，可控次序交換器13輸出端口 10、12、14、16分別與第一至第四卷積碼譯碼器7-1至7-4的輸入端口 2相連；數(shù)據(jù)調(diào)整控制器14輸入端口 3、4、 5、6分別與第一至第四卷積碼譯碼器7-1至7-4的輸出端口 4相連，數(shù)據(jù)調(diào)整控制器14輸入端口 7、8、9、10腳分別與第一至第四搜幀器8-1至8-4的輸出端口 3相連，數(shù)據(jù)調(diào)整控制器14輸出端口 1分別與第一至第四可控反相交換器11-1至11-4輸入端口 5相連，數(shù)據(jù)調(diào)整控制器14輸出端口 11、12、13和14分別與第一至第四可控延時器12_1至12_4的輸入端口 4相連，數(shù)據(jù)調(diào)整控制器14的輸出端口 2與可控次序交換器13的輸入端口 17相連；第一至第四可控反相交換器依據(jù)數(shù)據(jù)調(diào)整控制器輸出相應(yīng)控制信號，將輸入數(shù)據(jù)進行相應(yīng)反相交換處理后，輸出給第一至第四可控延時器，第一至第四可控延時器依據(jù)數(shù)據(jù)調(diào)整控制器輸出相應(yīng)控制信號，將數(shù)據(jù)進行相應(yīng)延時處理后，將數(shù)據(jù)輸出給可控次序交換器，可控次序交換器依據(jù)數(shù)據(jù)調(diào)整控制器輸出相應(yīng)控制信號，將數(shù)據(jù)進行相應(yīng)排序后，將數(shù)據(jù)輸出給第一至第四卷積碼譯碼器。高速并行級聯(lián)碼譯碼器相位變換器6中并行數(shù)據(jù)相位模糊度消除算法、并行數(shù)據(jù)時延消除算法、并行數(shù)據(jù)隨機次序消除算法。本發(fā)明相比背景技術(shù)具有如下優(yōu)點1.本發(fā)明中高速并行級聯(lián)碼編碼器采用高速并行技術(shù)對高速串行數(shù)據(jù)直接進行級聯(lián)碼編碼，并將編碼后數(shù)據(jù)以并行的方式傳輸給相應(yīng)調(diào)制設(shè)備。2.本發(fā)明中高速并行級聯(lián)碼譯碼器對解調(diào)器輸出的具有相位模糊度的并行數(shù)據(jù)直接進行級聯(lián)碼譯碼。3.本發(fā)明高速并行級聯(lián)碼譯碼器中自動相位變換器，利用卷積碼解碼器，搜幀器的反饋信息解決了并行數(shù)據(jù)間數(shù)據(jù)次序隨機性與并行數(shù)據(jù)間隨機不對齊性等問題，這些問題都是由于數(shù)據(jù)采用并行處理后帶來的新問題。4.本發(fā)明的組成部件采用大規(guī)模現(xiàn)場可編程器件制作，因此可通過配置不同的程序靈活地實現(xiàn)對工作參數(shù)的修改，使結(jié)構(gòu)大大簡化，成本顯著降低。5.本發(fā)明集成化程度高，因此體積小，重量輕，性能穩(wěn)定可靠，維修方便，設(shè)備機動能力明顯提高。


圖1是本發(fā)明高速并行級聯(lián)碼編碼器的電原理圖。圖2是本發(fā)明高速并行級聯(lián)碼譯碼器的電原理圖。圖3是本發(fā)明相位變換器6的電原理圖。
具體實施例方式參照圖1至圖3，本發(fā)明編碼器中包括分路變換器1、RS編碼器組2-1，2-2，2-3， 2-4、插幀器組3-1，3-2，3-3，3-4、交織器組4-1，4-2，4-3，4-4、卷積碼編碼器組5-1，5-2， 5-3，5-4 ；譯碼器中包括相位變換器6、卷積碼譯碼器組7-1，7-2，7-3，7-4、搜幀器組8-1， 8-2，8-3，8-4、解交織器組 9-1，9-2，9-3，9-4、RS 譯碼器組 10-1，10-2，10-3，10-4 ；組成。圖 1是本發(fā)明高速并行級聯(lián)碼編碼器實施例的實現(xiàn)原理方框圖，圖2是本發(fā)明高速并行級聯(lián)碼譯碼器實施例的實現(xiàn)原理方框圖，實施例按圖1，圖2連接。所述高速并行級聯(lián)碼編碼器中的分路變換器1輸入端1腳與待編碼串行輸入數(shù)據(jù)相連，輸入端2腳與輸入數(shù)據(jù)相對應(yīng)的源同步時鐘相連，其輸出端3、4、5、6腳分別與RS編碼器組2-1、2-2、2-3、2-4的輸入端1腳相連，分路變換器1將輸入的串行數(shù)據(jù)進行串并變換處理后得到四路并行數(shù)據(jù)，此時每一路并行數(shù)據(jù)是相對獨立的，各路數(shù)據(jù)速率均為原數(shù)據(jù)速率的四分之一，RS編碼器組2-1、2-2、2-3、2-4均由ISE10. 1中提供的RS編碼器軟核， 依照實際工程需要，通過RS編碼器軟核生成向?qū)нM行相應(yīng)參數(shù)設(shè)置并生成對應(yīng)網(wǎng)表，最終在Xilinx原廠生產(chǎn)的FPGA系列產(chǎn)品LXC5V110型號上實現(xiàn)，RS編碼器組2-1、2_2、2_3、 2-4將輸入的數(shù)據(jù)進行RS編碼后由其輸出端2腳將各自編碼后的數(shù)據(jù)分別對應(yīng)輸出至插幀器組3-1、3-2、3-3、3-4對應(yīng)輸入1腳，插幀器組3-1、3_2、3-3、3_4的工作原理是利用二選一數(shù)據(jù)選擇器，通過循環(huán)計數(shù)器產(chǎn)生控制邏輯信號的方法，將RS編碼器產(chǎn)生的最后一位校驗位用固定幀頭替換，其中并行的4路數(shù)據(jù)所插入的幀頭格式是不一致的，各相應(yīng)幀頭數(shù)據(jù)格式可靈活選擇，插幀器組3-1、3-2、3-3、3-4分別通過輸出2腳將數(shù)據(jù)輸出給交織器組
4-1、4-2、4-3、4-4對應(yīng)輸入1腳，交織器組4-1、4-2、4-3、4-4均由ISE10.1中提供的交織器軟核，依照實際工程需要，通過交織器軟核生成向?qū)нM行相應(yīng)參數(shù)設(shè)置并生成對應(yīng)網(wǎng)表，最終在Xilinx原廠生產(chǎn)的FPGA系列產(chǎn)品LXC5V110型號上實現(xiàn)，交織器組4-1、4_2、4-3、4_4 將輸入數(shù)據(jù)進行交織處理后通過交織器組5-1、5-2、5-3、5-4輸出2腳輸出給卷積碼編碼器組5-1、5-2、5-3、5-4對應(yīng)輸入1腳，卷積碼編碼器組5-1、5-2、5-3、5-4均由ISE10. 1中提供的卷積碼編碼器軟核，依照實際工程需要，通過卷積碼編碼器軟核生成向?qū)нM行相應(yīng)參數(shù)設(shè)置并生成對應(yīng)網(wǎng)表，最終在Xilinx原廠生產(chǎn)的FPGA系列產(chǎn)品LXC5V110型號上實現(xiàn)，卷積碼編碼器組5-1、5-2、5-3、5-4對輸入數(shù)據(jù)進行卷積碼編碼后，通過卷積碼編碼器組5_1、
5-2、5-3、5-4輸出2、3腳輸出，對應(yīng)的輸出信號(1、0131、？1、61、!11、11、1即為最終輸出的級聯(lián)碼編碼后數(shù)據(jù)。 所述高速并行級聯(lián)碼譯碼器中的相位變換器6的輸入端1、2、3、4、5、6、7、8腳分別與待譯碼數(shù)據(jù)A2、B2、C2、D2、E2、F2、G2、H2相連，相位變換器6輸入17、18、19、20、21、22、 23,24腳分別與卷積碼譯碼器組7-1，7-2，7-3, 7_4輸出4腳與搜幀器組8_1，8_2，8_3，8_4 輸出3腳各對應(yīng)引腳相連，相位變換器6通過這些反饋信號對輸入信號進行自動相位變環(huán)、 次序交換與相對時延消除，信號經(jīng)變換處理后分別輸出至卷積碼譯碼器組7-1，7-2，7-3，
7-4對應(yīng)輸入1腳、2腳，卷積碼譯碼器組7-1，7-2，7-3，7-4均由ISE10.1中提供的卷積碼譯碼器軟核，依照實際工程需要及相關(guān)編碼器設(shè)置，通過卷積碼編碼器軟核生成向?qū)нM行相應(yīng)參數(shù)設(shè)置并生成對應(yīng)網(wǎng)表，最終在Xilinx原廠生產(chǎn)的FPGA系列產(chǎn)品LXC5V220型號上實現(xiàn)，卷積碼譯碼器組7-1，7-2，7-3，7-4將輸入的數(shù)據(jù)進行卷積碼譯碼后通過其對應(yīng)輸出 2腳將各個譯碼后的數(shù)據(jù)輸出至搜幀器組8-1，8-2，8-3，8-4對應(yīng)輸入1腳，搜幀器組8_1，
8-2,8-3,8-4工作原理為，搜幀器將輸入數(shù)據(jù)分為4路，每路數(shù)據(jù)通過移位寄存器分別與不同幀頭進行比較，當(dāng)某次比對第一次相等時，相應(yīng)計數(shù)器開始計數(shù)，若在下一個幀頭應(yīng)該出現(xiàn)時比對也為相等，則認為發(fā)現(xiàn)幀頭，若此時比對不相等，則計數(shù)器清零，幀同步信號格式定義為，當(dāng)沒有幀同步時，為邏輯低電平，若幀同步時，首先為3bit高電平，然后根據(jù)相應(yīng)幀頭類別依此為“00”，“01”，“10”，“11”，然后輸出高電平，依此周期循環(huán)，當(dāng)幀失步時，信號變?yōu)榈碗娖?，即該信號若?bit邏輯低，則表示幀失步，當(dāng)判斷為幀同步后，將對應(yīng)幀同步路上的數(shù)據(jù)通過搜幀器組8-1，8-2，8-3，8-4輸出2腳分別輸出給解交織器組9-1，9-2，9-3，
9-4，并通過搜幀器組8-1，8-2，8-3，8-4輸出4腳指示幀同步相關(guān)起始位置信息，解交織器組9-1，9-2，9-3，9-4均由ISE10. 1中提供的卷積碼譯碼器軟核，依照實際工程需要及相關(guān)編碼器設(shè)置，通過卷積碼編碼器軟核生成向?qū)нM行相應(yīng)參數(shù)設(shè)置并生成對應(yīng)網(wǎng)表，最終在 Xilinx原廠生產(chǎn)的FPGA系列產(chǎn)品LXC5V220型號上實現(xiàn)，解交織器組9_1，9_2，9_3，9_4將輸入數(shù)據(jù)進行解交織處理后通過解交織器組9-1，9-2，9-3，9-4對應(yīng)輸出2腳分別輸出給RS 譯碼器組10-1，10-2，10-3，10-4相應(yīng)輸入1腳，相應(yīng)的幀同步信號由解交織器組9_1，9_2，
9-3，9-4對應(yīng)輸出4腳輸出給RS譯碼器組10-1，10-2,10-3,10-4輸入3腳，RS譯碼器組
10-1，10-2，10-3，10-4均由ISE10.1中提供的RS譯碼器軟核，依照實際工程需要及相關(guān)編碼器設(shè)置，通過RS譯碼器軟核生成向?qū)нM行相應(yīng)參數(shù)設(shè)置并生成對應(yīng)網(wǎng)表，最終在Xilinx 原廠生產(chǎn)的FPGA系列產(chǎn)品LXC5V220型號上實現(xiàn)，RS譯碼器組10_1，10-2,10-3,10-4對輸入數(shù)據(jù)進行RS譯碼后，通過RS譯碼器組10-1，10-2，10-3，10-4將譯碼后數(shù)據(jù)從輸出2腳輸出即為高速并行級聯(lián)碼譯碼器最終輸出數(shù)據(jù)，此4路數(shù)據(jù)進過并串變換，即可實現(xiàn)串行輸出。所述相位變換器6由可控反相交換器組11-1，11-2，11-3,11_4、可控延時器組 12-1，12-2，12-3，12_4、可控次序交換器13、數(shù)據(jù)調(diào)整控制器14組成?？煽胤聪嘟粨Q器組 11-1，11-2，11-3，11-4輸入1，2腳分別對應(yīng)連接待譯碼數(shù)據(jù)六、8、(、0丄1、6、!1，可控反相交換器組11-1，11-2，11-3，11-4依據(jù)數(shù)據(jù)調(diào)整控制器輸出1腳通過可控反相交換器組11_1，
11-2，11-3，11-4輸入5腳接入的控制反饋信號，當(dāng)該信號出現(xiàn)上升沿時，可控反相交換器組11-1，11-2，11-3，11-4依次對輸入數(shù)據(jù)進行反相、交換的8鐘組合變換之一，可控反相交換器組11-1，11-2，11-3，11-4輸出3，4腳將處理后的數(shù)據(jù)分別傳輸至可控延時器12_1，
12-2，12-3，12-4對應(yīng)輸入1，2腳，可控延時器組12_1，12-2,12-3,12-4依據(jù)數(shù)據(jù)調(diào)整控制器輸出11、12、13、14腳通過可控反相交換器組11-1，11-2，11-3，11-4各自對應(yīng)的輸入5腳接入的控制反饋信號，當(dāng)該信號為高電平時，通過輸出3，5腳輸出數(shù)據(jù)相對延遲1拍，當(dāng)該信號為低電平時，通過輸出3，5腳輸出數(shù)據(jù)無相對延遲，可控延時器12-1，12-2，12-3，12-4 將處理后的數(shù)據(jù)通過輸出3，5腳分別對應(yīng)傳輸給可控次序交換器13輸入1，2，3，4，5，6，7， 8腳，可控次序交換器13依據(jù)數(shù)據(jù)調(diào)整控制器輸出17腳通過可控次序交換器13輸入17 腳接入的控制反饋信號，進行相應(yīng)的數(shù)據(jù)次序調(diào)整，可控次序交換器將處理后的數(shù)據(jù)通過相應(yīng)輸出9，10，11，12，13，14，15，16腳，輸出給卷積譯碼器組7-1,7-2, 7-3, 7-4對應(yīng)輸入1 腳，2腳。數(shù)據(jù)調(diào)整控制器17通過卷積譯碼器組7-1，7-2，7-3，7-4輸出4腳輸出的誤碼率門限反饋信號與搜幀器組8-1，8-2，8-3，8-4輸出3腳輸出的幀同步指示信號，通過8路與門作為特定循環(huán)計數(shù)器復(fù)位信號，當(dāng)該計數(shù)器計數(shù)達最高位時，產(chǎn)生一個脈沖信號，其余情況，該信號為低電平，此信號由輸出1腳輸出，當(dāng)上述低電平持續(xù)一段時間，同時沒有脈沖信號時，啟動可控時延控制，此時依照幀同步信號相對延時，通過輸出11，12，13，14腳控制信號分別控制數(shù)據(jù)的相對時延，當(dāng)此操作結(jié)束后，通過內(nèi)部觸發(fā)信號，開始可控次序交換處理，此時所存各路幀同步信號后的幀頭指示信息，即可產(chǎn)生控制信號，通過輸出2腳控制可控次序交換器13，完成次序交換處理，可控次序交換器13輸出9，10，11，12，13，14，15，16腳依次將處理后的數(shù)據(jù)傳輸給對應(yīng)卷積碼譯碼器組7-1，7-2，7-3，7-4對應(yīng)輸入1，2腳。本發(fā)明簡要工作原理如下外部業(yè)務(wù)信號進行高速并行級聯(lián)碼編碼時，所述高速并行級聯(lián)碼編碼器中的分路變換器1輸入端1腳與待編碼輸入數(shù)據(jù)通過Al通道相連，輸入端2腳與輸入數(shù)據(jù)相應(yīng)源同步時鐘信號Bl相連，其輸出端3、4、5、6腳分別與RS編碼器組相連，數(shù)據(jù)輸出至RS編碼器進行RS編碼后，由其輸出端2腳將各編碼后的數(shù)據(jù)輸出至插幀器，插幀器將輸入數(shù)據(jù)經(jīng)過數(shù)據(jù)插幀后輸出給交織器，交織器將輸入數(shù)據(jù)進行交織處理后輸出給卷積碼編碼器，卷積碼編碼器對輸入數(shù)據(jù)進行卷積編碼后，卷積碼編碼器輸出數(shù)據(jù)即為高速并行級聯(lián)碼編碼器最終輸出數(shù)據(jù)。接收到待譯碼并行數(shù)據(jù)后，所述高速并行級聯(lián)碼譯碼器中的相位變換器6輸入端與待譯碼并行數(shù)據(jù)通過通道A2、B2、C2、D2、E2、F2、G2、H2相連，相位變換器6將輸入數(shù)據(jù)碼流進行相應(yīng)變換后輸出至卷積碼譯碼器，卷積碼譯碼器將輸入的數(shù)據(jù)進行卷積碼譯碼后由其輸出端將各個譯碼后的數(shù)據(jù)流輸出至搜幀器，搜幀器完成數(shù)據(jù)搜幀后，將數(shù)據(jù)輸出給解交織器，解交織器將輸入數(shù)據(jù)進行解交織處理后輸出給RS譯碼器，RS譯碼器對輸入數(shù)據(jù)進行RS譯碼后，輸出信號即為高速并行級聯(lián)碼譯碼器最終輸出數(shù)據(jù)。本發(fā)明軟件編寫結(jié)構(gòu)如下圖1中所有功能模塊均可在VirtexJJQlO中實現(xiàn)，圖2中所有功能模塊均可在 Virtex_LX220中實現(xiàn)，并通過FPGA相應(yīng)IO引腳連接輸入輸出數(shù)據(jù)與時鐘信號從而構(gòu)成本發(fā)明。
權(quán)利要求
1.高速并行級聯(lián)碼編碼譯碼器，包括編碼器和譯碼器，其特征在于所述編碼器包括分路變換器(1)、第一至第四RS編碼器(2-1至2-4)、第一至第四插幀器(3-1至3_4)、第一至第四交織器組(4-1至4-4)和第一至第四卷積碼編碼器(5-1至5-4)；所述譯碼器包括相位變換器(6)、第一至第四卷積碼譯碼器(7-1至7-4)、第一至第四搜幀器(8-1至8-4)、 第一至第四解交織器(9-1至9-4)和第一至第四RS譯碼器(10-1至10-4)；所述分路變換器(1)的輸入端口 1與待編碼串行數(shù)據(jù)輸入端口 Al相連，分路變換器 (1)的輸入端口 2與源同步時鐘輸入端口 Bl相連，分路變換器(1)的輸出端口 3、4、5、6分別與第一至第四RS編碼器(2-1至2-4)的輸入端口 1相連；第一至第四RS編碼器(2-1至 2-4)的各輸出端口 2分別與第一至第四插幀器(3-1至3-4)的輸入端口 1相連；第一至第四插幀器(3-1至3-4)的輸出端口 2分別與第一至第四交織器組(4-1至4-4)的輸入端口 1相連；第一至第四交織器組(4-1至4-4)的輸出端口 2分別與第一至第四卷積碼編碼器 (5-1至5-4)輸入端口 1相連；第一至第四卷積碼編碼器(5-1至5-4)的輸出端口 2、3分別輸出已完成的編碼數(shù)據(jù)；分路變換器將輸入的串行數(shù)據(jù)進行串并變換處理后得到四路并行數(shù)據(jù)并分別輸出至第一至第四RS編碼器，第一至第四RS編碼器分別將輸入的數(shù)據(jù)進行RS編碼后輸出至第一至第四插幀器，第一至第四插幀器將RS編碼器產(chǎn)生的最后一位校驗位用固定幀頭替換并將數(shù)據(jù)輸出給第一至第四交織器，第一至第四交織器將輸入數(shù)據(jù)進行交織處理后出給第一至第四卷積碼編碼器，第一至第四卷積碼編碼器對輸入數(shù)據(jù)進行卷積碼編碼后，分別輸出已完成的編碼數(shù)據(jù)；所述相位變換器(6)的輸入端口 1、2、3、4、5、6、7、8分別與解調(diào)設(shè)備輸出的8路待譯碼并行數(shù)據(jù)相連，相位變換器(6)輸出端口 9、10、11、12、13、14、15、16分別與第一至第四卷積碼譯碼器(7-1至7-4)的輸入端口 1、2相連，相位變換器(6)輸入端口 17、19、21、23分別與第一至第四卷積碼譯碼器(7-1至7-4)的輸出端口 4相連，相位變換器(6)的輸入端口 18、20、22、24分別與第一至第四搜幀器(8_1至8_4)的輸出端口 3相連；第一至第四卷積碼譯碼器(7-1至7-4)的輸出端口 3分別與第一至第四搜幀器(8-1至8-4)的輸入端口 1 相連；第一至第四搜幀器(8-1至8-4)的輸出端口 2分別與第一至第四解交織器(9-1至 9-4)的輸入端口 1相連，第一至第四搜幀器(8-1至8-4)的輸出端口 4分別與第一至第四解交織器(9-1至9-4)對應(yīng)的輸入端口 3相連；第一至第四解交織器(9-1至9-4)的輸出端口 2分別與第一至第四RS譯碼器(10-1至10-4)的輸入端口 1相連，第一至第四解交織器(9-1至9-4)的輸出端口 4分別與第一至第四RS譯碼器(10-1至10-4)的輸入端口 3 相連，第一至第四RS譯碼器(10-1至10-4)的輸出端口 2輸出數(shù)據(jù)即為高速并行級聯(lián)碼譯碼器最終輸出數(shù)據(jù)，并將傳輸給相應(yīng)的后續(xù)數(shù)據(jù)接收設(shè)備；相位變換器依據(jù)第一至第四卷積碼譯碼器及第一至第四搜幀器提供的反饋控制信號， 將解調(diào)設(shè)備輸出的8路待譯碼并行數(shù)據(jù)進行自適應(yīng)處理后，輸出給第一至第四卷積碼譯碼器，第一至第四卷積碼譯碼器對輸入數(shù)據(jù)進行卷積碼譯碼后，將其輸出給第一至第四搜幀器，第一至第四搜幀器對輸入數(shù)據(jù)進行搜幀，當(dāng)幀同步后將數(shù)據(jù)輸出給第一至第四解交織器，第一至第四解交織器對輸入數(shù)據(jù)進行解交織處理后，將數(shù)據(jù)輸出給第一至第四RS譯碼器，第一至第四RS譯碼器對輸入數(shù)據(jù)進行RS譯碼后的輸出數(shù)據(jù)即為高速并行級聯(lián)碼譯碼器最終輸出數(shù)據(jù)，并將傳輸給相應(yīng)的后續(xù)數(shù)據(jù)接收設(shè)備。
2.根據(jù)權(quán)利要求1所述的高速并行級聯(lián)碼編碼譯碼器，其特征在于相位變換器(6) 包括第一至第四可控反相交換器(11-1至11-4)、第一至第四可控延時器(12-1至12-4)、 可控次序交換器(13)和數(shù)據(jù)調(diào)整控制器(14)；第一至第四可控反相交換器(11-1至11-4)各輸入端口 1、2分別連接待譯碼數(shù)據(jù)，第一至第四可控反相交換器(11-1至11-4)的輸出端口 3、4分別與第一至第四可控延時器 (12-1至12-4)的輸入端口 1、2相連，第一至第四可控延時器(12-1至12-4)的輸出端口 3分別與可控次序交換器(13)輸入端口 1、3、5、7相連，第一至第四可控延時器(12-1至 12-4)的輸出端口 5分別與可控次序交換器(13)輸入端口 2、4、6、8相連；可控次序交換器 (13)輸出端口 9、11、13、15分別與第一至第四卷積碼譯碼器(7-1至7-4)的輸入端口 1相連，可控次序交換器(13)輸出端口 10、12、14、16分別與第一至第四卷積碼譯碼器(7_1至 7-4)的輸入端口 2相連；數(shù)據(jù)調(diào)整控制器(14)輸入端口 3、4、5、6分別與第一至第四卷積碼譯碼器(7-1至7-4)的輸出端口 4相連，數(shù)據(jù)調(diào)整控制器(14)輸入端口 7、8、9、10腳分別與第一至第四搜幀器(8-1至8-4)的輸出端口 3相連，數(shù)據(jù)調(diào)整控制器(14)輸出端口 1分別與第一至第四可控反相交換器(11-1至11-4)輸入端口 5相連，數(shù)據(jù)調(diào)整控制器(14)輸出端口 11、12、13和14分別與第一至第四可控延時器(12-1至12-4)的輸入端口 4相連， 數(shù)據(jù)調(diào)整控制器(14)的輸出端口 2與可控次序交換器(13)的輸入端口 17相連；第一至第四可控反相交換器依據(jù)數(shù)據(jù)調(diào)整控制器輸出相應(yīng)控制信號，將輸入數(shù)據(jù)進行相應(yīng)反相交換處理后，輸出給第一至第四可控延時器，第一至第四可控延時器依據(jù)數(shù)據(jù)調(diào)整控制器輸出相應(yīng)控制信號，將數(shù)據(jù)進行相應(yīng)延時處理后，將數(shù)據(jù)輸出給可控次序交換器， 可控次序交換器依據(jù)數(shù)據(jù)調(diào)整控制器輸出相應(yīng)控制信號，將數(shù)據(jù)進行相應(yīng)排序后，將數(shù)據(jù)輸出給第一至第四卷積碼譯碼器。
3.根據(jù)權(quán)利要求1所述的高速并行級聯(lián)碼編碼譯碼器，其特征在于高速并行級聯(lián)碼譯碼器相位變換器(6)中并行數(shù)據(jù)相位模糊度消除算法、并行數(shù)據(jù)時延消除算法、并行數(shù)據(jù)隨機次序消除算法。
全文摘要
本發(fā)明公開了一種高速并行級聯(lián)碼編碼譯碼器，它被廣泛應(yīng)用于衛(wèi)星通信、深空通信等系統(tǒng)，包括編碼器和譯碼器，所述編碼器包括分路變換器、第一至第四RS編碼器、第一至第四插幀器、第一至第四交織器組和第一至第四卷積碼編碼器；所述譯碼器包括相位變換器、第一至第四卷積碼譯碼器、第一至第四搜幀器、第一至第四解交織器和第一至第四RS譯碼器。本發(fā)明中編碼器采用高速并行技術(shù)對高速串行數(shù)據(jù)直接進行級聯(lián)碼編碼，并將編碼后數(shù)據(jù)以并行的方式傳輸給調(diào)制設(shè)備；譯碼器對解調(diào)器輸出的具有相位模糊度的并行數(shù)據(jù)直接進行級聯(lián)碼譯碼，并可以糾正由于AD采樣時刻的隨機性帶來的并行數(shù)據(jù)次序隨機性，及并行數(shù)據(jù)的隨機不對齊性等問題。
文檔編號H04L1/00GK102468856SQ20101053608
公開日2012年5月23日 申請日期2010年11月9日 優(yōu)先權(quán)日2010年11月9日
發(fā)明者尹曼, 李聰, 李超, 王正, 王立民, 王薇, 郝志松, 陳暉 , 陳燕, 雷光雄, 韓曉娛 申請人:中國電子科技集團公司第五十四研究所