專利名稱：基帶芯片公共信道中產(chǎn)生從同步碼的裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及產(chǎn)生從同步碼(SSC)的裝置和方法，具體涉及基帶芯片公共信道中產(chǎn)生從同步碼(SSC)的裝置和方法。
背景技術(shù)：
在WCDMA基站基帶調(diào)制芯片公共信道調(diào)電路設(shè)計(jì)中，需要產(chǎn)生多個(gè)從同步碼SSCs，根據(jù)3G25.213協(xié)議，需要產(chǎn)生16個(gè)備用的從同步碼SSCs，{Cssc1，...，Cssc16}，它們都是實(shí)部和虛部相同的復(fù)數(shù)值序列，是由Hadamard(漢明)序列產(chǎn)生的。而漢明序列是通過產(chǎn)生z序列獲得。定義z序列為z＝<b，b，b，-b，b，b，-b，-b，b，-b，b，-b，-b，-b，-b，-b>，其中b＝<x1，x2，x3，x4，x5，x6，x7，x8，-x9，-x10，-x11，-x12，-x13，-x14，-x15，-x16>。
其中，x1，x2，...x15，，x16與PSC(主同步碼)碼的a序列的定義相同，即a＝<x1，x2，x3，...，x16>＝<1，1，1，1，1，1，-1，-1，1，-1，1，-1，1，-1，-1，1>
根據(jù)a序列，可以計(jì)算出b＝<1，1，1，1，1，1，-1，-1，，-1，1，-1，1，-1，1，1，-1>。
通常，Hadamard序列是由矩陣H8的行產(chǎn)生的H0＝(1)Hk=Hk-1Hk-1Hk-1-Hk-1,k≥1]]>其中，矩陣的行是從頂部行0(全1序列)開始編號的。將n階Hadamard序列記為矩陣H8的一行，從頂部開始編號，n＝0，1，2，...，255，將序列hn和z的第i個(gè)符號記為hn(i)和z(i)，i＝0，1，2，...，255，i＝0對應(yīng)最左邊的符號。
第k個(gè)SSC碼，Cssck，k＝1，2，3，...，16定義為Cssck＝(1+j)<hm(0)’z(0)，hm(1)’z(1)，hm(2)’z(2)，...，hm(255)’z(255)>
其中，m＝16*(k-1)和序列最左邊的碼片對應(yīng)于在時(shí)間上最先發(fā)送的碼片。
圖1描繪了現(xiàn)有技術(shù)產(chǎn)生從同步信道碼的裝置的原理框圖。圖2描繪了圖1中產(chǎn)生從同步信道碼的裝置中b序列發(fā)生器、z序列發(fā)生器和控制單元的電路原理圖。根據(jù)圖1和2，b序列發(fā)生器1包括2輸入多路選擇器和移位寄存器，在外部信號ssc_sync的觸發(fā)下，從同步碼中的的b序列由固定的16個(gè)移位寄存器每一個(gè)系統(tǒng)時(shí)鐘周期移位一位產(chǎn)生，控制單元3中的計(jì)數(shù)器count[7:0]在外部信號ssc_sync的觸發(fā)下開始從0～255計(jì)數(shù)，以產(chǎn)生相關(guān)控制。根據(jù)Cssck的求取等式中z(i)，i＝0，1，2，...，255，，Z序列發(fā)生器2完成的功能是每16個(gè)系統(tǒng)時(shí)鐘周期發(fā)送b序列或?qū)序列取反發(fā)送。
因此，獲取Cssck的關(guān)鍵在于如何計(jì)算矩陣H8。圖3是現(xiàn)有技術(shù)中用查表法獲取矩陣H8的存儲裝置示意圖。由于矩陣序列H8實(shí)際上就是一個(gè)256*256的矩陣，可以采取查表的方法實(shí)現(xiàn)，根據(jù)行號(RAM的地址)和列號(RAM中所對應(yīng)的位bit)來查詢某一行某一列對應(yīng)的數(shù)據(jù)。矩陣，可以采取查表的方法實(shí)現(xiàn)，根據(jù)行號(RAM的地址)和列號(RAM中所對應(yīng)的位bit)來查詢某一行某一列對應(yīng)的數(shù)據(jù)。
在現(xiàn)有技術(shù)中使用查表的方法來產(chǎn)生矩陣序列H8的方法，消耗的寄存器資源較大。如在上述應(yīng)用中，要實(shí)現(xiàn)256*256的矩陣，消耗的寄存器為8192字節(jié)。

發(fā)明內(nèi)容
本發(fā)明的目的是克服現(xiàn)有技術(shù)的上述缺點(diǎn)，提供一種裝置和方法，以在基帶芯片公共信道中產(chǎn)生從同步碼(SSC)，也就是產(chǎn)生Hadamard序列矩陣，本發(fā)明利用簡單的邏輯電路實(shí)現(xiàn)了在已知行號和列號的情況下對一個(gè)有規(guī)律的矩陣實(shí)時(shí)計(jì)算對應(yīng)位置的值。
本發(fā)明提供了一種基帶芯片公共信道中產(chǎn)生從同步碼(SSC)，即產(chǎn)生2m階Hadamard序列矩陣中各元素的裝置，其中，m為不小于0的整數(shù)，所述裝置包括至少一個(gè)與邏輯運(yùn)算單元和一個(gè)異或運(yùn)算單元；一個(gè)獲取裝置，用于獲取任意數(shù)對應(yīng)的二進(jìn)制數(shù)的各比特對應(yīng)的二進(jìn)制數(shù)；其中，為得到所述矩陣的第n行i列的值hn(i)時(shí)，所述獲取裝置分別獲取所述n和i的0到m-1比特對應(yīng)的二進(jìn)制數(shù)，將獲取的所述n和i對應(yīng)二進(jìn)制數(shù)的相同比特由所述與邏輯運(yùn)算單元分別求與，將所述分別求與的0到m-1個(gè)狀態(tài)通過所述異或運(yùn)算單元后獲取所述hn(i)，其中所述n和i為大于等于0小于2m的整數(shù)。
可選地，在m＝1時(shí)，所述n和i為小于2的整數(shù)；所述裝置包括二個(gè)二輸入與邏輯運(yùn)算單元和一個(gè)異或運(yùn)算單元，根據(jù)要得到的2階Hadamard序列矩陣的所述行(n)和列(i)的元素，所述二個(gè)二輸入與邏輯運(yùn)算單元的輸入分別輸入所述行(n)和列(i)二進(jìn)制數(shù)的第1位到第2位的對應(yīng)比特，即其中一個(gè)二輸入與邏輯運(yùn)算單元的輸入分別為所述行(n)和列(i)二進(jìn)制數(shù)的第1位，另一個(gè)二輸入與邏輯運(yùn)算單元的輸入分別為所述行(n)和列(i)二進(jìn)制數(shù)的第2位，所述一個(gè)二輸入與邏輯運(yùn)算單元的輸出端與所述另一個(gè)二輸入與邏輯運(yùn)算單元的輸出端分別連接到所述異或運(yùn)算單元的輸入端，所述異或運(yùn)算單元的輸出端輸出對應(yīng)元素。
優(yōu)選地，在m增加1時(shí)，所述裝置包括一個(gè)增加的所述與邏輯運(yùn)算單元，以進(jìn)行所述行(n)和列(i)的增加的1位的與邏輯運(yùn)算。
可選地，在m增加1時(shí)，所述裝置包括一個(gè)增加的所述二輸入與邏輯運(yùn)算單元，以進(jìn)行所述行(n)和列(i)的增加的1位的與邏輯運(yùn)算。
優(yōu)選地，還包括一個(gè)增加的異或運(yùn)算單元，以完成所述一個(gè)增加的所述二輸入與邏輯運(yùn)算單元的輸出的異或運(yùn)算。
另外，一種基帶芯片公共信道中產(chǎn)生同步碼(SSC)即產(chǎn)生2m階Hadamard序列矩陣中各元素的裝置，其中，m為不小于0的整數(shù)，所述裝置包括一個(gè)處理器單元，用于進(jìn)行與邏輯運(yùn)算和異或運(yùn)算；一個(gè)存儲裝置，用于存儲任意數(shù)對應(yīng)的二進(jìn)制數(shù)的各比特對應(yīng)的二進(jìn)制數(shù)；其中，為得到所述矩陣的第n行i列的值hn(i)時(shí)，所述一個(gè)處理器單元讀取所述存儲裝置存儲的所述n和i的0到m-1比特對應(yīng)的二進(jìn)制數(shù)，將讀取的所述n和i對應(yīng)二進(jìn)制數(shù)的相同比特由所述處理器單元分別求與，將所述分別求與的0到m-1個(gè)狀態(tài)通過所述處理器單元異或運(yùn)算后獲取所述hn(i)，其中所述n和i為小于2m的整數(shù)。
本發(fā)明還提供一種產(chǎn)生基帶芯片公共信道中產(chǎn)生同步碼(SSC)即2m階Hadamard序列矩陣中各元素的方法，其中，m為不小于0的整數(shù)，所述方法包括在需要得到所述矩陣的第n行i列的值hn(i)時(shí)；獲取所述n和i的0到m-1比特對應(yīng)的二進(jìn)制數(shù)；分別求與所述或取的所述n和i對應(yīng)二進(jìn)制數(shù)的相同比特；將所有所述分別求與的0到m-1個(gè)狀態(tài)進(jìn)行異或運(yùn)算；輸出所述hn(i)，其中所述n和i為小于2m的整數(shù)。
可選地，所述獲取所述n和i的0到m-1比特對應(yīng)的二進(jìn)制數(shù)的步驟包括步驟獲取所述n和i二進(jìn)制數(shù)的最低位比特和獲取所述n和i二進(jìn)制數(shù)的下一位比特。
優(yōu)選地，所述分別求與所述獲取的所述n和i相同的比特對應(yīng)的二進(jìn)制數(shù)的步驟包括步驟求與所述獲取的所述n和i二進(jìn)制數(shù)的最低位比特和求與所述或取的所述n和i二進(jìn)制數(shù)的下一位比特。
可選地，所述進(jìn)行異或運(yùn)算的步驟包括步驟異或所述獲取的所述n和i二進(jìn)制數(shù)的最低位比特和求與所述或取的所述n和i二進(jìn)制數(shù)的下一位比特。
利用本發(fā)明，當(dāng)存儲的數(shù)據(jù)量大時(shí)，可大大節(jié)省寄存器資源的消耗。利用本發(fā)明，由于這種矩陣的擴(kuò)展和縮減采用相同的電路計(jì)算，而不必隨時(shí)更新電路。


圖1描繪了現(xiàn)有技術(shù)產(chǎn)生從同步信道碼的裝置的原理框圖；
圖2描繪了圖1中產(chǎn)生從同步信道碼的裝置中b序列發(fā)生器1z序列發(fā)生器2和控制單元3的電路原理圖；圖3是現(xiàn)有技術(shù)中用查表法獲取矩陣H8的存儲裝置示意圖；圖4是本發(fā)明的產(chǎn)生H8矩陣電路原理圖；圖5是本發(fā)明的產(chǎn)生H9矩陣電路原理圖。
具體實(shí)施例方式
下面結(jié)合附圖與具體實(shí)施方式
對本發(fā)明作進(jìn)一步詳細(xì)說明。
表1是本發(fā)明采用的H8陣列的示意結(jié)構(gòu)，其中，將n階Hadamard序列記為矩陣H8的一行，從頂部開始編號，n＝0，1，2，...，255，將序列hn第i個(gè)符號(即第i列)記為hn(i)。
表1其中，Hadamard序列是由矩陣H8的行產(chǎn)生的H0＝(1)Hk=Hk-1Hk-1Hk-1-Hk-1,k≥1]]>
由該公式可計(jì)算出整個(gè)矩陣序列中hn(i)的值，表2示出了H8陣列各點(diǎn)的值。換句話說，當(dāng)2進(jìn)制數(shù)n[7:0]表示行數(shù)，2進(jìn)制數(shù)i[7:0]表示列數(shù)時(shí)，矩陣n行i列所對應(yīng)的數(shù)據(jù)hn(i)＝^(n&i)。其中&表示邏輯“與”，^表示邏輯“異或”。對于Hk(k＞＝0)矩陣，n為行數(shù)i為列數(shù)矩陣均可由hn(i)＝^(n&i)求得。
表2其中，n(k)表示n用二進(jìn)制表示時(shí)，從低位到高位的第k位的數(shù)，如255(7)＝1，...255(0)＝1；4(7)＝4(6)＝4(5)＝4(4)＝4(2)＝4(1)＝4(0)＝0，4(3)＝1；3(1)＝3(0)＝1，3(2到7)均為0。
根據(jù)該結(jié)果，本發(fā)明設(shè)計(jì)了圖4所示的電路，利用該電路產(chǎn)生H8矩陣。本電路還適合用于產(chǎn)生Hk擴(kuò)展的矩陣，其中的數(shù)據(jù)都可根據(jù)行數(shù)和列數(shù)求得，對應(yīng)電路只需要根據(jù)矩陣的大小減少和增加2輸入與門和2輸入異或門即可。
參照圖4，描繪了本發(fā)明的產(chǎn)生H8矩陣電路原理圖。其中，根據(jù)邏輯關(guān)系，可得出下列公式hn(i)＝^(^(^(n(5)&i(5))(n(4)&i(4)))(^(n(7)&i(7))(n(6)&i(6))))(^(^(n(3)&i(3))(n(2)&i(2)))(^(n(1)&i(1))(n(0)&i(0)))))。
其中&表示邏輯“與”，^表示邏輯“異或”。例如h255(255)＝0，h254(255)＝1。
根據(jù)上面的公式，圖4描述了本發(fā)明的產(chǎn)生H8矩陣具體電路。該電路包括8個(gè)二輸入與門，每個(gè)與門的兩個(gè)輸入分別輸入n和I的相同比特的二進(jìn)制數(shù)，由于矩陣為256×256，需要8比特二進(jìn)制數(shù)表示，因此，需要8個(gè)二輸入與門。另外，對于8個(gè)二輸入與門的輸出，根據(jù)上面的公式，需要求異或，因此，本實(shí)施方案還包括7個(gè)二輸入異或門，其中，4個(gè)二輸入異或門的輸入分別與8個(gè)二輸入與門的輸出連接，這4個(gè)二輸入異或門的輸出由連接到2個(gè)二輸入異或門，這2個(gè)二輸入異或門的輸出由連接到1個(gè)二輸入異或門，最后的1個(gè)二輸入異或門輸出H8矩陣的元素，即從同步碼。實(shí)際上，本發(fā)明還可由一個(gè)八輸入異或門實(shí)現(xiàn)。另外，利用存儲單元和控制單元，本發(fā)明可由一個(gè)與邏輯單元和一個(gè)異或邏輯單元實(shí)現(xiàn)，首先，控制單元將第一個(gè)與的結(jié)果存儲在存儲單元中，然后，求第二個(gè)與結(jié)果，然后，求兩個(gè)與結(jié)果的異或，依次類推，可得到所有結(jié)果。另外，也可先求所有的與結(jié)果并存儲，然后求異或。
圖5示出本發(fā)明的產(chǎn)生H9矩陣電路原理圖，其原理與上面相同。該電路包括圖4中的所有電路，另外增加了一個(gè)與門和一個(gè)異或門。其中的8個(gè)與門和7個(gè)異或門與圖4的工作方式相同，即8個(gè)二輸入與門，每個(gè)與門的兩個(gè)輸入分別輸入n和I的相同比特的二進(jìn)制數(shù)，由于矩陣為256×256，需要8比特二進(jìn)制數(shù)表示，因此，需要8個(gè)二輸入與門。另外，對于8個(gè)二輸入與門的輸出，根據(jù)上面的公式，需要求異或，因此，本實(shí)施方案還包括7個(gè)二輸入異或門，其中，4個(gè)二輸入異或門的輸入分別與8個(gè)二輸入與門的輸出連接，這4個(gè)二輸入異或門的輸出由連接到2個(gè)二輸入異或門，這2個(gè)二輸入異或門的輸出由連接到1個(gè)二輸入異或門，這1個(gè)二輸入異或門輸出H8矩陣的元素。為了獲得H9矩陣的元素，輸出H8矩陣的元素的異或門的輸出需要與增加的與門的輸出異或。在增加的與門中，輸入為增加的n和I的比特的二進(jìn)制數(shù)(這里示出的是第九個(gè)比特，實(shí)際上可是任一個(gè)比特，實(shí)際上，只要9個(gè)與門的輸入分別是9個(gè)n和I的相同比特的二進(jìn)制數(shù)，其順序并不影響結(jié)果。)。
最后，增加的異或門輸出H9矩陣的元素，也就是9階從同步碼。
實(shí)際上，本發(fā)明的8個(gè)異或門還可由一個(gè)九輸入異或門實(shí)現(xiàn)。另外，利用存儲單元和控制單元，本發(fā)明可由一個(gè)與邏輯單元和一個(gè)異或邏輯單元實(shí)現(xiàn)。
可以看出，利用與和異或邏輯單元，獲得任何階從同步碼的電路均是一個(gè)簡單的復(fù)制，如，為了獲得H10，需要在產(chǎn)生H9的電路的基礎(chǔ)上增加一個(gè)與邏輯單元和一個(gè)異或邏輯單元。因此，電路簡單。又由于其電路邏輯是簡單的復(fù)制，可以由含有處理單元和存儲單元的可編程裝置實(shí)現(xiàn)本發(fā)明。
實(shí)際應(yīng)用中，一種產(chǎn)生基帶芯片公共信道中產(chǎn)生從同步碼(SSC)的方法，通過獲取2m階Hadamard序列矩陣中各元素產(chǎn)生從同步碼，其中，m為不小于1的整數(shù)。在需要得到所述矩陣的第n行i列的值hn(i)以產(chǎn)生所述從同步碼時(shí)，處理裝置首先在步驟1獲取所述n和i的0到m-1比特對應(yīng)的二進(jìn)制數(shù)；然后在步驟2，分別求與所述獲取的所述n和i對應(yīng)二進(jìn)制數(shù)的相同比特，以分別得到0到m-1個(gè)狀態(tài)；在步驟3，將步驟2求出的所有分別求與的0到m-1個(gè)狀態(tài)進(jìn)行異或運(yùn)算；在步驟4，輸出所述hn(i)，產(chǎn)生所述從同步碼，其中所述n和i為小于2m的整數(shù)。其中，步驟1還包括步驟11獲取所述n和i二進(jìn)制數(shù)的最低位比特和獲取所述n和i二進(jìn)制數(shù)的下一位比特；及獲取更高位比特。步驟2還包括步驟21求與所述獲取的所述n和i二進(jìn)制數(shù)的最低位比特和求與所述或取的所述n和i二進(jìn)制數(shù)的下一位比特，及更高位比特。步驟3還包括步驟31異或所述獲取的所述n和i二進(jìn)制數(shù)的最低位比特和求與所述或取的所述n和i二進(jìn)制數(shù)的下一位比特，及更高位比特。
通過這種方法，可以很容易產(chǎn)生2m階Hadamard序列矩陣中各元素而不需要復(fù)雜的電路和運(yùn)算，其中，m為不小于0的整數(shù)，這樣，可以獲得任何階從同步碼。
雖然通過實(shí)施例描繪H8和H9的具體電路來描繪了本發(fā)明，本領(lǐng)域普通技術(shù)人員知道，本發(fā)明有許多變形和變化而不脫離本發(fā)明的精神，如，與邏輯單元和異或邏輯單元可由可編程邏輯單元實(shí)現(xiàn)，一臺通用的計(jì)算機(jī)在通過將本發(fā)明透露的方法編為其可運(yùn)行的程序后，通過運(yùn)行實(shí)現(xiàn)本發(fā)明的方法的程序也可實(shí)現(xiàn)本發(fā)明的裝置來產(chǎn)生從同步碼，希望所附的權(quán)利要求包括這些變形和變化。
權(quán)利要求
1.一種基帶芯片公共信道中產(chǎn)生從同步碼的裝置，所述裝置產(chǎn)生2m階Hadamard序列矩陣中各元素，其中，m為不小于0的整數(shù)，其特征在于所述裝置包括至少一個(gè)與邏輯運(yùn)算單元和一個(gè)異或運(yùn)算單元；一個(gè)獲取裝置，用于獲取任意數(shù)對應(yīng)的二進(jìn)制數(shù)的各比特對應(yīng)的二進(jìn)制數(shù)；其中，為得到所述矩陣的第n行i列的值hn(i)時(shí)，所述獲取裝置分別獲取所述n和i的0到m-1比特對應(yīng)的二進(jìn)制數(shù)，將獲取的所述n和i對應(yīng)二進(jìn)制數(shù)的相同比特由所述與邏輯運(yùn)算單元分別求與，將所述分別求與的0到m-1個(gè)狀態(tài)通過所述異或運(yùn)算單元后產(chǎn)生所述從同步碼，獲取所述hn(i)，其中所述n和i為大于等于0小于2m的整數(shù)。
2.如權(quán)利要求1所述的基帶芯片公共信道中產(chǎn)生從同步碼的裝置，其中，在m＝1時(shí)，所述n和i為小于2的整數(shù)；其特征在于所述裝置包括二個(gè)二輸入與邏輯運(yùn)算單元和一個(gè)異或運(yùn)算單元，其中第一個(gè)二輸入與邏輯運(yùn)算單元的輸入分別為所述行和列的第1位，第二個(gè)二輸入與邏輯運(yùn)算單元的輸入分別為所述行和列的第2位，所述第一和第二個(gè)二輸入與邏輯運(yùn)算單元的輸出端分別耦合到所述異或運(yùn)算單元的輸入端，所述異或運(yùn)算單元的輸出端輸出所述從同步碼的對應(yīng)元素。
3.如權(quán)利要求2所述的基帶芯片公共信道中產(chǎn)生從同步碼的裝置，其特征在于，在m增加1時(shí)，所述裝置包括一個(gè)增加的所述與邏輯運(yùn)算單元，以進(jìn)行所述行和列的增加的1位的與邏輯運(yùn)算。
4.如權(quán)利要求3所述的基帶芯片公共信道中產(chǎn)生從同步碼的裝置，其特征在于，在m再增加1時(shí)，所述裝置包括一個(gè)增加的所述二輸入與邏輯運(yùn)算單元，以進(jìn)行所述行和列的增加的1位的與邏輯運(yùn)算。
5.如權(quán)利要求3或4所述的基帶芯片公共信道中產(chǎn)生從同步碼的裝置，其特征在于，還包括一個(gè)增加的異或運(yùn)算單元，以完成所述一個(gè)增加的所述二輸入與邏輯運(yùn)算單元的輸出的異或運(yùn)算。
6.一種產(chǎn)生基帶芯片公共信道中產(chǎn)生從同步碼的裝置，其中，m為不小于0的整數(shù)，其特征在于所述裝置包括一個(gè)處理器單元，用于進(jìn)行與邏輯運(yùn)算和異或運(yùn)算；一個(gè)存儲裝置，用于存儲任意數(shù)對應(yīng)的二進(jìn)制數(shù)的各比特對應(yīng)的二進(jìn)制數(shù)；其中，為產(chǎn)生所述從同步碼，得到所述矩陣的第n行i列的值hn(i)，所述一個(gè)處理器單元讀取所述存儲裝置存儲的所述n和i的0到m-1比特對應(yīng)的二進(jìn)制數(shù)，將讀取的所述n和i對應(yīng)二進(jìn)制數(shù)的相同比特由所述處理器單元分別求與，將所述分別求與的0到m-1個(gè)狀態(tài)通過所述處理器單元異或運(yùn)算后產(chǎn)生所述從同步碼，獲取所述hn(i)，其中所述n和i為小于2m的整數(shù)。
7.一種產(chǎn)生基帶芯片公共信道中產(chǎn)生從同步碼的方法，所述方法通過獲取2m階Hadamard序列矩陣中各元素產(chǎn)生從同步碼，其中，m為不小于1的整數(shù)，其特征在于所述方法包括在需要得到所述矩陣的第n行i列的值hn(i)以產(chǎn)生所述從同步碼時(shí)，獲取所述n和i的0到m-1比特對應(yīng)的二進(jìn)制數(shù)，分別求與所述獲取的所述n和i對應(yīng)二進(jìn)制數(shù)的相同比特，以分別得到0到m-1個(gè)狀態(tài)；將所有所述分別求與的0到m-1個(gè)狀態(tài)進(jìn)行異或運(yùn)算；輸出所述hn(i)，產(chǎn)生所述從同步碼，其中所述n和i為小于2m的整數(shù)。
8.如權(quán)利要求7所述的基帶芯片公共信道中產(chǎn)生從同步碼的方法，其特征在于，所述獲取所述n和i的0到m-1比特對應(yīng)的二進(jìn)制數(shù)的步驟包括步驟獲取所述n和i二進(jìn)制數(shù)的最低位比特和獲取所述n和i二進(jìn)制數(shù)的下一位比特。
9.如權(quán)利要求7所述的基帶芯片公共信道中產(chǎn)生從同步碼從同步碼的方法，其特征在于，所述分別求與所述獲取的所述n和i對應(yīng)二進(jìn)制數(shù)的相同比特的步驟包括步驟求與所述獲取的所述n和i二進(jìn)制數(shù)的最低位比特和求與所述或取的所述n和i二進(jìn)制數(shù)的下一位比特。
10.如權(quán)利要求9所述的基帶芯片公共信道中產(chǎn)生從同步碼的方法，其特征在于，所述進(jìn)行異或運(yùn)算的步驟包括步驟異或所述獲取的所述n和i二進(jìn)制數(shù)的最低位比特和求與所述或取的所述n和i二進(jìn)制數(shù)的下一位比特。
全文摘要
一種基帶芯片公共信道中產(chǎn)生從同步碼的裝置和方法，其中，m為不小于0的整數(shù)，所述裝置包括至少一個(gè)與邏輯運(yùn)算單元和一個(gè)異或運(yùn)算單元；一個(gè)獲取裝置，用于獲取任意數(shù)對應(yīng)的二進(jìn)制數(shù)的各比特對應(yīng)的二進(jìn)制數(shù)；其中，為得到所述矩陣的第n行i列的值hn(i)時(shí)，所述獲取裝置分別獲取所述n和i的0到m－1比特對應(yīng)的二進(jìn)制數(shù)，將獲取的所述n和i對應(yīng)二進(jìn)制數(shù)的相同比特由所述與邏輯運(yùn)算單元分別求與，將所述分別求與的0到m－1個(gè)狀態(tài)通過所述異或運(yùn)算單元后獲取所述hn(i)，其中所述n和i為大于等于0小于文檔編號H04B7/26GK1523799SQ03103988
公開日2004年8月25日 申請日期2003年2月18日 優(yōu)先權(quán)日2003年2月18日
發(fā)明者李剛, 王小璐, 汪浩, 剛 李 申請人:華為技術(shù)有限公司