專利名稱：半導(dǎo)體器件的結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件結(jié)構(gòu)及其制造方法，特別涉及一種包括門電極和暈環(huán)離子注入?yún)^(qū)的半導(dǎo)體器件的結(jié)構(gòu)及其制造方法，其中，門電極具有T型結(jié)構(gòu)，由具有低門阻抗和低寄生電容的第一和第二門電極組成，并且在暈環(huán)離子注入?yún)^(qū)中可以有效抑制短通道效應(yīng)，并且該方法能夠執(zhí)行大角度離子注入，而無需擴(kuò)大門間距。
背景技術(shù)：
在采用MOS晶體管的半導(dǎo)體器件中，門電極的臨界尺寸(criticaldimension，CD)對MOS晶體管的屬性具有很多影響。隨著半導(dǎo)體器件變得高度集成化，門電極的CD變得更小。結(jié)果，使用一種形成淺結(jié)的方法來改善由于MOS晶體管的縮小而造成的短通道效應(yīng)。然而，這在降低源/漏擴(kuò)展區(qū)阻抗方面存在限制。作為對此的一種替換，已提出暈環(huán)離子注入。然而，隨著門電極的CD變得更小，暈環(huán)離子注入濃度變得更高，導(dǎo)致增大結(jié)電容和結(jié)漏電流，并且減小開電流。已提出大角度離子注入來解決這些問題。
大角度離子注入是一種在離子注入期間通過使用大角度來選擇性將雜質(zhì)離子注入源/漏擴(kuò)展區(qū)的側(cè)面以形成暈環(huán)離子注入?yún)^(qū)的方法，并且即使將低濃度的雜質(zhì)離子注入源/漏擴(kuò)展區(qū)的側(cè)面，也有效地防止短通道效應(yīng)。當(dāng)降低暈環(huán)離子注入?yún)^(qū)中的雜質(zhì)濃度時，將減小體效應(yīng)，從而增大開電流并且減小關(guān)電流。而且，大角度暈環(huán)離子注入導(dǎo)致減小結(jié)電容，并且減小門長變化。然而，隨著半導(dǎo)體器件變得高度集成化，由于門間距的限制，大于預(yù)定角度的暈環(huán)離子注入是不可能的，因此不能實現(xiàn)大角度暈環(huán)離子注入的優(yōu)點。也就是，如前所述，大角度暈環(huán)離子注入基本上用于制造高性能晶體管。然而，由于相鄰門電極，在離子注入期間產(chǎn)生陰影效應(yīng)，并且因此不能執(zhí)行大角度暈環(huán)離子注入。為了解決這一問題，需要擴(kuò)大門電極間的間距或減小門電極的高度。然而擴(kuò)大門電極間的間距將會導(dǎo)致芯片尺寸的增大，并且有悖于高度集成。而且，減小門電極的高度不能提供減小阻抗所需的形成硅酸鹽的足夠高度余地，增大門上的硅酸鹽可能侵襲門氧化物層或活動區(qū)的可能性，并且因此不能獲得隨后化學(xué)機械拋光(chemical mechanical polishing，CMP)過程的足夠門電極高度。
圖1是示出門電極高度和門間距對離子注入角度的影響的剖面圖。
參照圖1，當(dāng)門電極間的間距為a，門電極的高度為b，并且半導(dǎo)體襯底10平面法向與雜質(zhì)離子路徑的夾角為θ時，需要足夠的a∶b比率來采用大角度離子注入。為了實現(xiàn)這一點，需要足夠地擴(kuò)大門電極間的間距a或者足夠地減小門電極的高度b。然而減小門高b將導(dǎo)致不能提供減小阻抗所需的形成硅酸鹽的足夠高度余地，并且門氧化物層12或活動區(qū)可能受到門上硅化物的侵襲，并且不能獲得隨后CMP過程的足夠門電極高度。擴(kuò)大門電極間的間距a導(dǎo)致喪失設(shè)計規(guī)則，并且因此芯片的尺寸變大。這有悖于半導(dǎo)體制造過程中的高度集成。

發(fā)明內(nèi)容
為解決上述問題，本發(fā)明的第一目的是提供一種包括門電極和暈環(huán)離子注入?yún)^(qū)的半導(dǎo)體器件的結(jié)構(gòu)，其中，門電極具有T型結(jié)構(gòu)，由具有低門阻抗和低寄生電容的第一和第二門電極組成，并且在暈環(huán)離子注入?yún)^(qū)中可以有效抑制短通道效應(yīng)。
本發(fā)明的第二目的是提供一種制造該器件的方法，其中，該方法能夠執(zhí)行大角度離子注入，而無需擴(kuò)大門間距。
根據(jù)本發(fā)明，提供一種半導(dǎo)體器件。該半導(dǎo)體器件，包括第一離子注入?yún)^(qū)，在半導(dǎo)體襯底中形成；第二離子注入?yún)^(qū)，在第一離子注入?yún)^(qū)的兩側(cè)形成；暈環(huán)離子注入?yún)^(qū)，與第二離子注入?yún)^(qū)相鄰，并與第一離子注入?yún)^(qū)相對；門氧化物層，在半導(dǎo)體襯底上形成；第一門電極，在門氧化物層上形成；硅氮化物(Si3N4)層，在半導(dǎo)體襯底上并且沿著門氧化物層和第一門電極的側(cè)壁形成；氧化物層，與硅氮化物(Si3N4)層相鄰，與第一門電極相對；第二門電極，在第一門電極、硅氮化物(Si3N4)層和氧化物層上形成；和第一隔離層，在第二門電極和氧化物層的側(cè)壁上形成。
在一個實施例中，由第一門電極和第二門電極組成的門電極具有第二門電極寬度大于第一門電極寬度的T型結(jié)構(gòu)。
在第一門電極兩側(cè)形成的硅氮化物(Si3N4)層具有L型或反向L型橫截面。
在一個實施例中，在第二離子注入?yún)^(qū)之間的半導(dǎo)體襯底上形成門氧化物層。
能夠以比第一隔離層間的間距更寬的區(qū)域在半導(dǎo)體襯底上形成第一離子注入?yún)^(qū)。
暈環(huán)離子注入?yún)^(qū)中的雜質(zhì)具有與第一和第二離子注入?yún)^(qū)中的雜質(zhì)相反的導(dǎo)電性類型。
第一離子注入?yún)^(qū)中的雜質(zhì)濃度高于第二離子注入?yún)^(qū)中的雜質(zhì)濃度。
最好，第一離子注入?yún)^(qū)中的雜質(zhì)濃度為3×1015～7×1015cm-2，并且第二離子注入?yún)^(qū)中的雜質(zhì)濃度為1×1014～2×1015cm-2。
最好，暈環(huán)離子注入?yún)^(qū)中的雜質(zhì)濃度為1×1013～5×1014cm-2。
最好，第一門電極由多晶硅或硅鍺(SiGe)形成。
最好，第一門電極的高度為500-100。
最好，第二門電極由多晶硅或硅鍺(SiGe)形成。
最好，第二門電極的高度為300-1500。
最好，硅氮化物(Si3N4)層的厚度形成為30-200。
該結(jié)構(gòu)可以進(jìn)一步包括在第一隔離層間的半導(dǎo)體襯底中形成的第三離子注入?yún)^(qū)和在第一隔離層側(cè)面形成的第二隔離層。
根據(jù)本發(fā)明，還提供一種用于制造半導(dǎo)體器件的方法。根據(jù)該方法，在半導(dǎo)體襯底上形成門氧化物層和第一門電極。通過將雜質(zhì)離子注入到半導(dǎo)體襯底中來形成源/漏擴(kuò)展區(qū)。通過使用大角度離子注入法，以與半導(dǎo)體襯底法向之間的預(yù)定角度注入雜質(zhì)離子，在源/漏擴(kuò)展區(qū)的兩側(cè)形成暈環(huán)離子注入?yún)^(qū)。在其上形成暈環(huán)離子注入?yún)^(qū)的半導(dǎo)體襯底上形成硅氮化物(Si3N4)層。在其上形成硅氮化物(Si3N4)層的半導(dǎo)體襯底上形成氧化物層。通過化學(xué)機械拋光，對在其上形成氧化物層的半導(dǎo)體襯底進(jìn)行平面化，以暴露第一門電極。使用選擇性外延生長法在第一門電極上形成第二門電極。使用第二門電極作為蝕刻掩膜，對氧化物層進(jìn)行內(nèi)蝕刻，以暴露硅氮化物(Si3N4)層。在半導(dǎo)體襯底上淀積用于形成隔離層的絕緣層，并且通過各向異性干蝕刻技術(shù)形成第一隔離層。通過將雜質(zhì)離子注入到半導(dǎo)體襯底中形成第一深源/漏區(qū)。
在一個實施例中，在形成第一深源/漏區(qū)的步驟之前，并且在對氧化物層進(jìn)行內(nèi)蝕刻的步驟之后，執(zhí)行形成第一隔離層的步驟。在形成第一深源/漏區(qū)的步驟之后，在半導(dǎo)體襯底上淀積用于形成隔離層的絕緣層，并且通過各向異性干蝕刻技術(shù)形成第二隔離層，并且通過將雜質(zhì)離子注入到半導(dǎo)體襯底中形成第二深源/漏區(qū)。形成第二隔離層的步驟和注入雜質(zhì)離子的步驟重復(fù)兩次或更多次。
在形成第二隔離層的步驟之前，并且在對氧化物層進(jìn)行內(nèi)蝕刻的步驟之后，執(zhí)行形成第一深源/漏區(qū)的步驟。在形成第二隔離層的步驟之后，通過將雜質(zhì)離子注入到半導(dǎo)體襯底中形成第二深源/漏區(qū)，并且在半導(dǎo)體襯底上淀積用于形成隔離層的絕緣層并且通過各向異性干蝕刻技術(shù)形成第二隔離層。注入雜質(zhì)離子的步驟和形成第二隔離層的步驟重復(fù)兩次或更多次。
在形成門氧化物層和第一門電極的步驟之前，在半導(dǎo)體襯底上形成器件隔離區(qū)，并且將雜質(zhì)離子注入到半導(dǎo)體襯底中，以控制閥值電壓。
最好，半導(dǎo)體襯底法向與雜質(zhì)離子的注入方向的夾角為30-80°。
在一個實施例中，控制第一門電極的高度，從而半導(dǎo)體襯底法向與雜質(zhì)離子的注入方向的最大夾角為30-80°。最好，第一門電極的高度為500-1500。
最好，第一門電極由多晶硅或硅鍺(SiGe)形成。
暈環(huán)離子注入?yún)^(qū)中的雜質(zhì)具有與源/漏擴(kuò)展區(qū)中的雜質(zhì)相反的類型。
第一深源/漏區(qū)中的雜質(zhì)濃度高于源/漏擴(kuò)展區(qū)中的雜質(zhì)濃度。
最好，源/漏擴(kuò)展區(qū)中的雜質(zhì)濃度為1×1014～2×1015cm-2。
最好，暈環(huán)離子注入?yún)^(qū)中的雜質(zhì)濃度為1×1013～5×1014cm-2。
最好，第一深源/漏區(qū)中的雜質(zhì)濃度為3×1015～7×1015cm-2。
最好，第二門電極的高度為300-1500。
最好，第二門電極由多晶硅或硅鍺(SiGe)形成。
最好，硅氮化物(Si3N4)層的厚度形成為30-200。
最好，氧化物層由高溫氧化物(HTO)、中溫氧化物(MTO)或低溫氧化物(LTO)形成，對于硅氮化物(Si3N4)層具有高蝕刻選擇性。
由第一門電極和第二門電極組成的門電極具有第二門電極寬度大于第一門電極寬度的T型結(jié)構(gòu)。


通過參照附圖對本發(fā)明的一個優(yōu)選實施例進(jìn)行更具體的描述，本發(fā)明的前述和其它目的、特性和優(yōu)點將會變得更加清楚，其中，不同圖中的相同參考符號表示相同的部件。這些附圖并不一定按照比例繪制，而只是為了強調(diào)說明本發(fā)明的原理。
圖1是示出門電極高度和門間距對離子注入角度的影響的剖面圖；圖2到13是示出根據(jù)本發(fā)明第一實施例的用于制造半導(dǎo)體器件的方法的剖面圖；圖14到17是示出根據(jù)本發(fā)明第二實施例的用于制造半導(dǎo)體器件的方法的剖面圖。
具體實施例方式
下面將參照附圖對本發(fā)明進(jìn)行更全面的描述，其中附圖示出本發(fā)明的優(yōu)選實施例，為清晰起見，對元素形式進(jìn)行了放大。
圖12和16是示出根據(jù)本發(fā)明實施例的半導(dǎo)體器件結(jié)構(gòu)的剖面圖。
參照圖12和16，在半導(dǎo)體襯底100中形成第一離子注入?yún)^(qū)118，即深源/漏區(qū)。以比第一隔離層116a間的間距更寬的區(qū)域在半導(dǎo)體襯底100中形成第一離子注入?yún)^(qū)118。在第一離子注入?yún)^(qū)118的兩側(cè)形成第二離子注入?yún)^(qū)106，即源/漏擴(kuò)展區(qū)106。最好，第二離子注入?yún)^(qū)106中的雜質(zhì)濃度低于第一離子注入?yún)^(qū)118中的雜質(zhì)濃度。在一個實施例中，第一離子注入?yún)^(qū)118中的雜質(zhì)濃度為3×1015～7×1015cm-2，并且第二離子注入?yún)^(qū)106中的雜質(zhì)濃度為1×1014～2×1015cm-2。而且暈環(huán)離子注入?yún)^(qū)108與第二離子注入?yún)^(qū)106相鄰，位于第一離子注入?yún)^(qū)118的對面。注入到暈環(huán)離子注入?yún)^(qū)108中的雜質(zhì)具有與第一和第二離子注入?yún)^(qū)118和106中的雜質(zhì)相反的類型。例如，在注入到第一和第二離子注入?yún)^(qū)118和106中的雜質(zhì)為P類型雜質(zhì)，如硼(B)和/或銦(In)的情況下，注入到暈環(huán)離子注入?yún)^(qū)108中的雜質(zhì)為N類型雜質(zhì)，如砷(As)和/或磷(P)。相反，在注入到第一和第二離子注入?yún)^(qū)118和106中的雜質(zhì)為N類型雜質(zhì)，如砷(As)和/或磷(P)的情況下，注入到暈環(huán)離子注入?yún)^(qū)108中的雜質(zhì)為P類型雜質(zhì)，如硼(B)和/或銦(In)。最好，暈環(huán)離子注入?yún)^(qū)108具有低濃度的雜質(zhì)。在一個實施例中，暈環(huán)離子注入?yún)^(qū)108中的雜質(zhì)濃度為1×1013～5×1014cm-2。在源/漏擴(kuò)展區(qū)106的側(cè)面形成暈環(huán)離子注入?yún)^(qū)108，從而甚至使用低濃度雜質(zhì)，也能有效地抑制短通道效應(yīng)，降低體效應(yīng)，增大開電流和減小關(guān)電流。還可以減小結(jié)電容。
在半導(dǎo)體襯底100上形成門氧化物層102。也就是，在源/漏擴(kuò)展區(qū)106間的半導(dǎo)體襯底100上形成門氧化物層102。在門氧化物層102上形成第一門電極104b。最好，第一門電極104b由多晶硅或硅鍺(SiGe)形成。在一個實施例中，第一門電極104b的高度形成為500-100。在半導(dǎo)體襯底100上并且沿著門氧化物層102和第一門電極104b的側(cè)壁形成硅氮化物(Si3N4)層110b。在第一門電極104b兩側(cè)形成的硅氮化物(Si3N4)層110b具有L型或反向L型橫截面。最好，硅氮化物(Si3N4)層110b的厚度形成為30-200。而且，氧化物層112b與硅氮化物(Si3N4)層110b相鄰，位于第一門電極104b的對面。氧化物層112b由高溫氧化物(HTO)、中溫氧化物(MTO)或低溫氧化物(LTO)形成。在第一門電極104b、硅氮化物(Si3N4)層110b和氧化物層112b上形成第二門電極114。最好，第二門電極114由多晶硅或硅鍺(SiGe)形成。在一個實施例中，最好，第二門電極的高度形成為300-1500。在第二門電極114和氧化物層112b的側(cè)壁上形成第一隔離層116a。也就是，第一隔離層116a與第二門電極114和氧化物層112b相鄰，并且在半導(dǎo)體襯底100表面的硅氮化物(Si3N4)層110b上形成。第一隔離層116a由高溫氧化物(HTO)、中溫氧化物(MTO)或低溫氧化物(LTO)形成。
在根據(jù)本發(fā)明實施例的半導(dǎo)體器件中，門電極具有由第一門電極104b和第二門電極114組成的T型結(jié)構(gòu)。在T型門結(jié)構(gòu)中，減小低門(第一門電極104b)的寬度，并且增大高門(第二門電極114)的寬度，從而形成寬闊的硅化物區(qū)域并且減小阻抗。結(jié)果，可以減小門電容，并且可以減小門和源/漏擴(kuò)展區(qū)之間的疊加電容。
圖13和17是其中在圖12和16所示的半導(dǎo)體器件上進(jìn)一步形成第三離子注入?yún)^(qū)和第二隔離層的結(jié)構(gòu)的剖面圖。
參照圖13和17，在半導(dǎo)體襯底100中形成第三離子注入?yún)^(qū)122，即第二深源/漏區(qū)。以比第二隔離層120(后面將要描述)間的間距更寬的區(qū)域在半導(dǎo)體襯底100中形成第三離子注入?yún)^(qū)122。在第三離子注入?yún)^(qū)122的兩側(cè)形成第一離子注入?yún)^(qū)118。最好，第一離子注入?yún)^(qū)118中的雜質(zhì)濃度低于第三離子注入?yún)^(qū)122中的雜質(zhì)濃度。而且，第二離子注入?yún)^(qū)106與第一離子注入?yún)^(qū)118相鄰，位于第三離子注入?yún)^(qū)122的對面。最好，第二離子注入?yún)^(qū)106中的雜質(zhì)濃度低于第一離子注入?yún)^(qū)118中的雜質(zhì)濃度。而且，暈環(huán)離子注入?yún)^(qū)108與第二離子注入?yún)^(qū)106相鄰，位于第一離子注入?yún)^(qū)118的對面。注入到暈環(huán)離子注入?yún)^(qū)108中的雜質(zhì)具有與第一、第二和第三離子注入?yún)^(qū)118、106和122中的雜質(zhì)相反的類型。例如，在注入到第一、第二和第三離子注入?yún)^(qū)118、106和122中的雜質(zhì)為P類型雜質(zhì)，如硼(B)和/或銦(In)的情況下，注入到暈環(huán)離子注入?yún)^(qū)108中的雜質(zhì)為N類型雜質(zhì)，如砷(As)和/或磷(P)。相反，在注入到第一、第二和第三離子注入?yún)^(qū)118、106和122中的雜質(zhì)為N類型雜質(zhì)，如砷(As)和/或磷(P)的情況下，注入到暈環(huán)離子注入?yún)^(qū)108中的雜質(zhì)為P類型雜質(zhì)，如硼(B)和/或銦(In)。在源/漏擴(kuò)展區(qū)106的側(cè)面形成暈環(huán)離子注入?yún)^(qū)108，從而甚至使用低濃度雜質(zhì)，也能有效地抑制短通道效應(yīng)，降低體效應(yīng)，增大開電流和減小關(guān)電流。結(jié)果，可以減小結(jié)電容。在這些門電極的側(cè)壁上進(jìn)一步形成第二隔離層120；否則，半導(dǎo)體襯底100上的門結(jié)構(gòu)與圖13和16所示的T型門結(jié)構(gòu)相同。
下面，將對根據(jù)本發(fā)明實施例的用于制造半導(dǎo)體設(shè)備的方法進(jìn)行描述。
圖2到13是示出根據(jù)本發(fā)明第一實施例的用于制造半導(dǎo)體器件的方法的剖面圖。參照圖2，在半導(dǎo)體襯底100上定義活動區(qū)，并且形成用于電學(xué)上隔離活動區(qū)的場氧化物層(未示出)?？梢酝ㄟ^局部硅氧化(1ocal oxidation ofsilicon，LOCOS)過程或淺溝道隔離過程來形成場氧化物層。隨后，在半導(dǎo)體襯底100上執(zhí)行離子注入，以控制閥值電壓。
下一步，在半導(dǎo)體襯底100上形成門氧化物層102。隨后，在門氧化物層102上淀積第一門材料104。最好，第一門材料104為多晶硅或硅鍺(SiGe)。如果第一門材料104太厚，則不能在隨后的暈環(huán)離子注入過程中執(zhí)行大角度離子注入。如果第一門材料104太薄，則不能提供減小阻抗所需的形成硅酸鹽的足夠高度余地，增大門上硅化物可能侵襲門氧化物層102或活動區(qū)的可能性，因此不能得到隨后化學(xué)機械拋光(CMP)的足夠厚度。因此，考慮到這些問題，需要適當(dāng)?shù)卮_定第一門材料104的淀積厚度。在一個實施例中，第一門材料104的厚度淀積為500-1500。
參照圖3，鑄造第一門材料104和門氧化物層102。鑄造使用傳統(tǒng)照相平版印刷過程，并且通過鑄造形成第一門電極104a。
參照圖4，通過將雜質(zhì)離子注入到在其上形成第一門電極104a的半導(dǎo)體襯底100中，形成源/漏擴(kuò)展區(qū)106。源/漏擴(kuò)展區(qū)106用與半導(dǎo)體襯底100的摻雜相反的雜質(zhì)類型進(jìn)行離子注入。例如，在半導(dǎo)體襯底100用N-類型雜質(zhì)進(jìn)行摻雜的情況下，源/漏擴(kuò)展區(qū)106用P-類型雜質(zhì)如硼(B)和/或硼氟化物(BF2)進(jìn)行離子注入。相反，在半導(dǎo)體襯底100用P-類型雜質(zhì)進(jìn)行摻雜的情況下，源/漏擴(kuò)展區(qū)106用N類型雜質(zhì)如砷(As)和/或磷(P)進(jìn)行離子注入。在一個實施例中，源/漏擴(kuò)展區(qū)106中的雜質(zhì)濃度為1×1014～2×1015cm-2。
參照圖5，通過使用大角度暈環(huán)離子注入法在其上形成源/漏擴(kuò)展區(qū)106的半導(dǎo)體襯底100上形成暈環(huán)離子注入?yún)^(qū)108。在源/漏擴(kuò)展區(qū)106的側(cè)面形成暈環(huán)離子注入?yún)^(qū)108。在這種情況下，可以有效地抑制短信道效應(yīng)，并且可以減小體效應(yīng)，從而甚至用低濃度雜質(zhì)，也增大開電流和減小關(guān)電流。而且，可以減小結(jié)電容，并且可以減小門長變化。最好，以半導(dǎo)體襯底100法向與雜質(zhì)離子路徑的夾角θ為30-80°這種方式，執(zhí)行大角度暈環(huán)離子注入。暈環(huán)離子注入?yún)^(qū)108用與源/漏擴(kuò)展區(qū)106的攙雜相反的雜質(zhì)類型進(jìn)行離子注入。例如，在源/漏擴(kuò)展區(qū)106用N-類型雜質(zhì)進(jìn)行攙雜的情況下，暈環(huán)離子注入?yún)^(qū)108用P類型雜質(zhì)，如硼(B)和/或銦(In)進(jìn)行離子注入。相反，在源/漏擴(kuò)展區(qū)106用P-類型雜質(zhì)進(jìn)行攙雜的情況下，暈環(huán)離子注入?yún)^(qū)108用N類型雜質(zhì)如砷(As)和/或磷(P)進(jìn)行離子注入。最好，暈環(huán)離子注入?yún)^(qū)108用低濃度的雜質(zhì)進(jìn)行離子注入。在暈環(huán)離子注入?yún)^(qū)108中的雜質(zhì)濃度太高的情況下，會增大結(jié)電容和結(jié)漏電流，并且減小開電流。在一個實施例中，暈環(huán)離子注入?yún)^(qū)108的雜質(zhì)濃度為1×1013～5×1014cm-2。
參照圖6，在其上形成暈環(huán)離子注入?yún)^(qū)108的半導(dǎo)體襯底100上順著步驟一致地形成硅氮化物(Si3N4)層110。在一個實施例中，硅氮化物(Si3N4)層110的厚度形成為30-200。
隨后，在硅氮化物(Si3N4)層上形成對于硅氮化物(Si3N4)層具有高蝕刻選擇性的氧化物層112。氧化物層112由高溫氧化物(HTO)、中溫氧化物(MTO)或低溫氧化物(LTO)形成。在一個實施例中，氧化物層112的厚度形成為500-2500。
參照圖7，通過化學(xué)機械拋光(CMP)對在其上形成氧化物層112的半導(dǎo)體襯底100進(jìn)行平面化，從而暴露第一門電極104a的頂部。通過CMP使第一門電極104a縮回預(yù)定厚度。在一個實施例中，縮回之后的第一門電極104b高度為500-1000。
參照圖8，通過使用選擇性外延生長法在第一門電極104b上生長第二門材料，以形成第二門電極114。最好，第二門材料由多晶硅或硅鍺(SiGe)形成。在一個實施例中，第二門材料的厚度生長為300-1500。在第一門電極104b上形成第二門電極114，并且因此本發(fā)明的門電極具有由第一門電極104b和第二門電極114組成的T型結(jié)構(gòu)。
參照圖9，使用第二門電極114作為蝕刻掩膜，對氧化物層112a(圖7和8)進(jìn)行內(nèi)蝕刻。也就是，對在其上形成第二門電極114的半導(dǎo)體襯底100整個表面進(jìn)行干蝕刻，而不形成照片掩膜層。該蝕刻過程使氧化物層112b僅留在第二門電極114之下且與硅氮化物(Si3N4)層110a(圖7和8)相鄰。對于氧化物層112a具有蝕刻選擇性的硅氮化物(Si3N4)層110a用作用于蝕刻的蝕刻中止層。
參照圖10，在半導(dǎo)體襯底100上形成用于形成隔離層的絕緣層116。用于形成隔離層的絕緣層116由高溫氧化物(HTO)、中溫氧化物(MTO)或低溫氧化物(LTO)形成。在一個實施例中，用于形成隔離層的絕緣層116的厚度形成為300-2500。
參照圖11，對用于形成隔離層的絕緣層116進(jìn)行各向異性干蝕刻，以形成第一隔離層116a。還對在用于形成隔離層的絕緣層116之下形成的硅氮化物(Si3N4)層110a進(jìn)行蝕刻，從而暴露半導(dǎo)體襯底100的預(yù)定區(qū)域。
參照圖12，將雜質(zhì)離子注入到在其上形成第一隔離層116a的半導(dǎo)體襯底100中，從而形成第一深源/漏區(qū)118。第一深源/漏區(qū)118用與半導(dǎo)體襯底100的攙雜相反的雜質(zhì)類型進(jìn)行離子注入。例如，在半導(dǎo)體襯底100用N-類型雜質(zhì)進(jìn)行攙雜的情況下，第一深源/漏區(qū)118用P-類型雜質(zhì)如硼(B)和/或硼氟化物(BF2)進(jìn)行離子注入。相反，在半導(dǎo)體襯底100用P-類型雜質(zhì)進(jìn)行摻雜的情況下，第一深源/漏區(qū)118用N類型雜質(zhì)如砷(As)和/或磷(P)進(jìn)行離子注入。最好，第一深源/漏區(qū)118中的雜質(zhì)濃度高于源/漏擴(kuò)展區(qū)106中的雜質(zhì)濃度。在一個實施例中，第一深源/漏區(qū)118中的雜質(zhì)濃度為3×1015～7×1015cm-2。
如圖12所示，順序形成第一隔離層116a和第一深源/漏區(qū)118。然而，如圖13所示，可以進(jìn)一步形成第二隔離層120和第二深源/漏區(qū)122。也就是，在半導(dǎo)體襯底100上形成用于形成隔離層的絕緣層之后，對用于形成隔離層的絕緣層進(jìn)行各向異性干蝕刻，以形成第二隔離層120，并且對半導(dǎo)體襯底100進(jìn)行離子注入，從而形成第二深源/漏區(qū)122。最好，第二深源/漏區(qū)122中的雜質(zhì)濃度高于第一深源/漏區(qū)118的雜質(zhì)濃度。形成隔離層和深源/漏區(qū)的過程重復(fù)兩次或更多次，并且因此可以形成多個隔離層(未示出)和多個深源/漏區(qū)(未示出)。
圖14到17是示出根據(jù)本發(fā)明第二實施例的用于制造半導(dǎo)體器件的方法的剖面圖。
圖2到9所示第一實施例的步驟與第二實施例的步驟相同。因此，在第一實施例中參照圖2到9詳細(xì)描述的步驟對于第二實施例將不作詳細(xì)的描述，而只是作一下概述。首先，在半導(dǎo)體襯底100上定義活動區(qū)，并且形成用于電學(xué)上隔離活動區(qū)的場氧化物層(未示出)。下一步，在半導(dǎo)體襯底100上形成門氧化物層102和第一門材料104，然后進(jìn)行鑄造，以形成第一門電極104a。隨后，將雜質(zhì)離子注入到半導(dǎo)體襯底100中，以形成源/漏擴(kuò)展區(qū)106。下一步，使用大角度暈環(huán)離子注入法在半導(dǎo)體襯底100上形成暈環(huán)離子注入?yún)^(qū)108。下一步，在半導(dǎo)體襯底100上形成硅氮化物(Si3N4)層110和氧化物層112，并且通過化學(xué)機械拋光(CMP)對半導(dǎo)體襯底100進(jìn)行平面化，從而暴露第一門電極104a的頂部。下一步，使用選擇性外延生長法在第一門電極104b上生長第二門材料，以形成第二門電極114。下一步，使用第二門電極114作為蝕刻掩膜，對氧化物層112a進(jìn)行內(nèi)蝕刻。
參照圖14，將雜質(zhì)離子注入到在其上對氧化物層112b進(jìn)行內(nèi)蝕刻的半導(dǎo)體襯底100中，從而形成第一深源/漏區(qū)118。第一深源/漏區(qū)118用與半導(dǎo)體襯底100的攙雜相反的雜質(zhì)類型進(jìn)行離子注入。例如，在半導(dǎo)體襯底100用N-類型雜質(zhì)進(jìn)行攙雜的情況下，第一深源/漏區(qū)118用P-類型雜質(zhì)如硼(B)和/或硼氟化物(BF2)進(jìn)行離子注入。相反，在半導(dǎo)體襯底100用P-類型雜質(zhì)進(jìn)行摻雜的情況下，第一深源/漏區(qū)118用N類型雜質(zhì)如砷(As)和/或磷(P)進(jìn)行離子注入。最好，第一深源/漏區(qū)118中的雜質(zhì)濃度高于源/漏擴(kuò)展區(qū)106中的雜質(zhì)濃度。在一個實施例中，第一深源/漏區(qū)118中的雜質(zhì)濃度為3×1015～7×1015cm-2。
參照圖15，在其上形成第一深源/漏區(qū)118的半導(dǎo)體襯底100上形成用于形成隔離層的絕緣層116。用于形成隔離層的絕緣層116由高溫氧化物(HTO)、中溫氧化物(MTO)或低溫氧化物(LTO)形成。最好，用于形成隔離層的絕緣層116的厚度形成為300-2500。
參照圖16，對用于形成隔離層的絕緣層116進(jìn)行各向異性干蝕刻，以形成第一隔離層116a。還對在用于形成隔離層的絕緣層116之下形成的硅氮化物(Si3N4)層110a進(jìn)行蝕刻，從而暴露半導(dǎo)體襯底100的預(yù)定區(qū)域。
如圖16所示形成第一隔離層116a和第一深源/漏區(qū)118。然而，如圖17所示，可以進(jìn)一步形成第二隔離層120和第二深源/漏區(qū)122。也就是，將雜質(zhì)離子注入到半導(dǎo)體襯底100中，以形成第二深源/損耗區(qū)122，然后在半導(dǎo)體襯底100上形成用于形成隔離層的絕緣層，然后對用于形成隔離層的絕緣層進(jìn)行各向異性干蝕刻，以形成第二隔離層120。最好，第二深源/漏區(qū)122中的雜質(zhì)濃度高于第一深源/漏區(qū)118的雜質(zhì)濃度。而且，形成隔離層和深源/漏區(qū)的過程可以重復(fù)兩次或更多次，并且因此可以形成多個隔離層(未示出)和多個深源/漏區(qū)(未示出)。
在本發(fā)明的半導(dǎo)體器件結(jié)構(gòu)中，門電極具有由第一門電極和第二門電極組成的T型結(jié)構(gòu)。因此，減小低門(第一門電極)的寬度，并且增大高門(第二門電極)的寬度，從而形成寬闊的硅化物并且減小阻抗。結(jié)果，還可以減小門電容，并且還可以減小門和源/漏擴(kuò)展區(qū)之間的疊加電容。
在現(xiàn)有技術(shù)中，隨著半導(dǎo)體器件變得高度集成化，由于門間距的限制，以大于預(yù)定角度的暈環(huán)離子注入是不可能的，因此不能利用大角度離子注入的優(yōu)點。然而，在本發(fā)明中，第一門電極比現(xiàn)有技術(shù)形成得更低，然后執(zhí)行大角度暈環(huán)離子注入，再然后形成第二門電極，從而允許大角度暈環(huán)離子注入，而無需擴(kuò)大門間距。
而且，在本發(fā)明的用于制造半導(dǎo)體器件的方法中，將雜質(zhì)離子選擇性地注入到源/漏擴(kuò)展區(qū)的側(cè)面，以形成暈環(huán)離子注入?yún)^(qū)，從而有效地抑制短信道效應(yīng)。用低濃度的雜質(zhì)形成暈環(huán)離子注入?yún)^(qū)，從而降低體效應(yīng)，增大開電流并且減小關(guān)電流。還減小結(jié)電容。
盡管本發(fā)明是參照其優(yōu)選實施例來具體描述的，但本領(lǐng)域的技術(shù)人員應(yīng)該理解，在不脫離由所附權(quán)利要求限定的本發(fā)明的精神和范圍的情況下，可以對其進(jìn)行形式和細(xì)節(jié)的各種修改。
權(quán)利要求
1.一種半導(dǎo)體器件，包括第一離子注入?yún)^(qū)，在半導(dǎo)體襯底中形成；第二離子注入?yún)^(qū)，在第一離子注入?yún)^(qū)的兩側(cè)形成；暈環(huán)離子注入?yún)^(qū)，與第二離子注入?yún)^(qū)相鄰，并與第一離子注入?yún)^(qū)相對；門氧化物層，在半導(dǎo)體襯底上形成；第一門電極，在門氧化物層上形成；硅氮化物(Si3N4)層，在半導(dǎo)體襯底上并且沿著門氧化物層和第一門電極的側(cè)壁形成；氧化物層，與硅氮化物(Si3N4)層相鄰，與第一門電極相對；第二門電極，在第一門電極、硅氮化物(Si3N4)層和氧化物層上形成；和第一隔離層，在第二門電極和氧化物層的側(cè)壁上形成。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其中，由第一門電極和第二門電極組成的門電極具有第二門電極寬度大于第一門電極寬度的T型結(jié)構(gòu)。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其中，在第一門電極兩側(cè)形成的硅氮化物(Si3N4)層具有L型和反向L型橫截面之一。
4.如權(quán)利要求1所述的半導(dǎo)體器件，其中，在第二離子注入?yún)^(qū)之間的半導(dǎo)體襯底上形成門氧化物層。
5.如權(quán)利要求1所述的半導(dǎo)體器件，其中，以比第一隔離層間的間距更寬的區(qū)域在半導(dǎo)體襯底上形成第一離子注入?yún)^(qū)。
6.如權(quán)利要求1所述的半導(dǎo)體器件，其中，暈環(huán)離子注入?yún)^(qū)中的雜質(zhì)具有與第一和第二離子注入?yún)^(qū)中的雜質(zhì)相反的導(dǎo)電性類型。
7.如權(quán)利要求1所述的半導(dǎo)體器件，其中，第一離子注入?yún)^(qū)中的雜質(zhì)濃度高于第二離子注入?yún)^(qū)中的雜質(zhì)濃度。
8.如權(quán)利要求7所述的半導(dǎo)體器件，其中，第一離子注入?yún)^(qū)中的雜質(zhì)濃度為3×1015～7×1015cm-2，并且第二離子注入?yún)^(qū)中的雜質(zhì)濃度為1×1014～2×1015cm-2。
9.如權(quán)利要求1所述的半導(dǎo)體器件，其中，暈環(huán)離子注入?yún)^(qū)中的雜質(zhì)濃度為1×1013～5×1014cm-2。
10.如權(quán)利要求1所述的半導(dǎo)體器件，其中，第一門電極由多晶硅和硅鍺(SiGe)中的至少一種形成。
11.如權(quán)利要求1所述的半導(dǎo)體器件，其中，第一門電極的高度為500-100。
12.如權(quán)利要求1所述的半導(dǎo)體器件，其中，第二門電極由多晶硅和硅鍺(SiGe)中的至少一種形成。
13.如權(quán)利要求1所述的半導(dǎo)體器件，其中，第二門電極的高度為300-1500。
14.如權(quán)利要求1所述的半導(dǎo)體器件，其中，硅氮化物(Si3N4)層的厚度形成為30-200。
15.如權(quán)利要求1所述的半導(dǎo)體器件，進(jìn)一步包括第三離子注入?yún)^(qū)，在第一隔離層間的半導(dǎo)體襯底中形成；和第二隔離層，在第一隔離層的側(cè)面形成。
16.一種用于制造半導(dǎo)體器件的方法，該方法包括在半導(dǎo)體襯底上形成門氧化物層和第一門電極；通過將雜質(zhì)離子注入到半導(dǎo)體襯底中，形成源/漏擴(kuò)展區(qū)；通過使用大角度離子注入法，以與半導(dǎo)體襯底法向之間的預(yù)定角度注入雜質(zhì)離子，在源/漏擴(kuò)展區(qū)的兩側(cè)形成暈環(huán)離子注入?yún)^(qū)；在其上形成暈環(huán)離子注入?yún)^(qū)的半導(dǎo)體襯底上形成硅氮化物(Si3N4)層；在其上形成硅氮化物(Si3N4)層的半導(dǎo)體襯底上形成氧化物層；通過化學(xué)機械拋光，對在其上形成氧化物層的半導(dǎo)體襯底進(jìn)行平面化，以暴露第一門電極；使用選擇性外延生長法在第一門電極上形成第二門電極；使用第二門電極作為蝕刻掩膜，對氧化物層進(jìn)行內(nèi)蝕刻，以暴露硅氮化物(Si3N4)層；在半導(dǎo)體襯底上淀積用于形成隔離層的絕緣層，并且通過各向異性干蝕刻技術(shù)形成第一隔離層；以及通過將雜質(zhì)離子注入到半導(dǎo)體襯底中，形成第一深源/漏區(qū)。
17.如權(quán)利要求16所述的方法，其中，在形成第一深源/漏區(qū)的步驟之前，并且在對氧化物層進(jìn)行內(nèi)蝕刻的步驟之后，執(zhí)行形成第一隔離層的步驟。
18.如權(quán)利要求17所述的方法，在形成第一深源/漏區(qū)的步驟之后，進(jìn)一步包括在半導(dǎo)體襯底上淀積用于形成隔離層的絕緣層，并且通過各向異性干蝕刻技術(shù)形成第二隔離層；和通過將雜質(zhì)離子注入到半導(dǎo)體襯底中，形成第二深源/漏區(qū)。
19.如權(quán)利要求18所述的方法，其中，形成第二隔離層的步驟和注入雜質(zhì)離子的步驟重復(fù)兩次或更多次。
20.如權(quán)利要求16所述的方法，其中，在形成第二隔離層的步驟之前，并且在對氧化物層進(jìn)行內(nèi)蝕刻的步驟之后，執(zhí)行形成第一深源/漏區(qū)的步驟。
21.如權(quán)利要求20所述的方法，在形成第二隔離層的步驟之后，進(jìn)一步包括通過將雜質(zhì)離子注入到半導(dǎo)體襯底中，形成第二深源/漏區(qū)；和在半導(dǎo)體襯底上淀積用于形成隔離層的絕緣層，并且通過各向異性干蝕刻技術(shù)形成第二隔離層。
22.如權(quán)利要求21所述的方法，其中，注入雜質(zhì)離子的步驟和形成第二隔離層的步驟重復(fù)兩次或更多次。
23.如權(quán)利要求16所述的方法，在形成門氧化物層和第一門電極的步驟之前，進(jìn)一步包括在半導(dǎo)體襯底上形成器件隔離區(qū)；和將雜質(zhì)離子注入到半導(dǎo)體襯底中，以控制閥值電壓。
24.如權(quán)利要求16所述的方法，其中，半導(dǎo)體襯底法向與雜質(zhì)離子的注入方向的夾角為30-80°。
25.如權(quán)利要求16所述的方法，其中，控制第一門電極的高度，從而半導(dǎo)體襯底法向與雜質(zhì)離子的注入方向的最大夾角為30-80°。
26.如權(quán)利要求16所述的方法，其中，第一門電極的高度為500-1500。
27.如權(quán)利要求16所述的方法，其中，第一門電極由多晶硅和硅鍺(SiGe)中的至少一種形成。
28.如權(quán)利要求16所述的方法，其中，暈環(huán)離子注入?yún)^(qū)中的雜質(zhì)具有與源/漏擴(kuò)展區(qū)中的雜質(zhì)相反的導(dǎo)電性類型。
29.如權(quán)利要求16所述的方法，其中，第一深源/漏區(qū)中的雜質(zhì)濃度高于源/漏擴(kuò)展區(qū)中的雜質(zhì)濃度。
30.如權(quán)利要求16所述的方法，其中，源/漏擴(kuò)展區(qū)中的雜質(zhì)濃度為1×1014～2×1015cm-2。
31.如權(quán)利要求16所述的方法，其中，暈環(huán)離子注入?yún)^(qū)中的雜質(zhì)濃度為1×1013～5×1014cm-2。
32.如權(quán)利要求16所述的方法，其中，第一深源/漏區(qū)中的雜質(zhì)濃度為3×1015～7×1015cm-2。
33.如權(quán)利要求16所述的方法，其中，第二門電極的高度為300-1500。
34.如權(quán)利要求16所述的方法，其中，第二門電極由多晶硅和硅鍺(SiGe)中的至少一種形成。
35.如權(quán)利要求16所述的方法，其中，硅氮化物(Si3N4)層的厚度形成為30-200。
36.如權(quán)利要求16所述的方法，其中，氧化物層由高溫氧化物(HTO)、中溫氧化物(MTO)或低溫氧化物(LTO)形成，對于硅氮化物(Si3N4)層具有高蝕刻選擇性。
37.如權(quán)利要求16所述的方法，其中，由第一門電極和第二門電極組成的門電極具有第二門電極寬度大于第一門電極寬度的T型結(jié)構(gòu)。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件結(jié)構(gòu)及其制造方法。該半導(dǎo)體器件結(jié)構(gòu)包括門電極和暈環(huán)離子注入?yún)^(qū)，其中，門電極具有T型結(jié)構(gòu)，由具有低門阻抗和低寄生電容的第一和第二門電極組成，并且在暈環(huán)離子注入?yún)^(qū)中可以有效抑制短通道效應(yīng)。制造該設(shè)備的方法能夠執(zhí)行大角度離子注入，而無需擴(kuò)大門間距。
文檔編號H04W4/06GK1405894SQ02126438
公開日2003年3月26日 申請日期2002年7月19日 優(yōu)先權(quán)日2001年8月4日
發(fā)明者柳赫株, 安鐘現(xiàn) 申請人:三星電子株式會社