專(zhuān)利名稱(chēng)：線(xiàn)纜多媒體數(shù)據(jù)接收裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及數(shù)據(jù)通信和處理技術(shù)，具體地說(shuō)，涉及基于DVB標(biāo)準(zhǔn)的線(xiàn)纜多媒體數(shù)據(jù)接收裝置。
為利用有線(xiàn)電視系統(tǒng)傳送多媒體數(shù)據(jù)信號(hào)，需對(duì)各種規(guī)格的多媒體數(shù)據(jù)進(jìn)行接收和還原，同時(shí)也希望輸出符合國(guó)際標(biāo)準(zhǔn)的數(shù)據(jù)格式，以便將之應(yīng)用到例如寬帶互連網(wǎng)訪(fǎng)問(wèn)、視頻點(diǎn)播、遠(yuǎn)程教育、遠(yuǎn)程醫(yī)療、遠(yuǎn)程會(huì)議、遠(yuǎn)程購(gòu)物及報(bào)刊發(fā)行等領(lǐng)域?，F(xiàn)有傳輸設(shè)備中，有的傳輸速率低，如ASDL下行最高速率只可到8Mbps，而ISDN最高速率僅有128Kbps，而且費(fèi)用高，安裝復(fù)雜。另一方面，現(xiàn)代信息社會(huì)各種網(wǎng)絡(luò)，特別是Internet網(wǎng)越來(lái)越普及，如何利用有線(xiàn)電視信道，基于TCP/IP、UDP協(xié)議實(shí)現(xiàn)高速接收各類(lèi)數(shù)據(jù)，并滿(mǎn)足同時(shí)收看符合DVB標(biāo)準(zhǔn)的標(biāo)準(zhǔn)清晰度數(shù)字電視的要求，已成為該領(lǐng)域研發(fā)的重要目標(biāo)。
本實(shí)用新型的目的在于提供一種線(xiàn)纜多媒體數(shù)據(jù)接收裝置，可以通過(guò)有線(xiàn)電視電纜傳輸系統(tǒng)接收及解碼基于DVB標(biāo)準(zhǔn)的數(shù)據(jù)和視音頻多媒體信號(hào)，并具有很高的傳輸帶寬和較低的成本。
本實(shí)用新型的目的是這樣實(shí)現(xiàn)的，構(gòu)造一種線(xiàn)纜多媒體數(shù)據(jù)接收裝置，包括連接在12C總線(xiàn)上的QAM數(shù)字高頻頭及QAM解調(diào)單元(101、102)、主解碼單元(103-106、109)、視頻編碼單元(110)、音頻解碼單元(111)，還包括網(wǎng)絡(luò)接口單元(112、113)以及可編程邏輯單元(107-108)，其中，網(wǎng)絡(luò)接口單元(112、113)與可編程邏輯單元(107-108)之間有控制信號(hào)通道和MII接口通道，所述可編程邏輯單元(107-108)接收來(lái)自所述主解碼單元(103-106、109)的IP數(shù)據(jù)信號(hào)和控制信號(hào)，所述主解碼單元(103-106、109)接收來(lái)自所述QAM解調(diào)單元(102)的TS流信號(hào)，還包括FLASH存儲(chǔ)器(105)向所述主解碼單元(103-106、109)提供下位機(jī)程序。
按照本實(shí)用新型提供的線(xiàn)纜多媒體數(shù)據(jù)接收裝置，其特征在于，所述可編程邏輯單元包括接口轉(zhuǎn)換邏輯單元107和通訊控制邏輯單元108，其中接口轉(zhuǎn)換邏輯單元107與所述主解碼單元的主機(jī)接口單元106連接，并提供MII接口給所述網(wǎng)絡(luò)連接單元(112、113)。
按照本實(shí)用新型提供的線(xiàn)纜多媒體數(shù)據(jù)接收裝置，其特征在于，還包括與邏輯控制單元的MII接口連接的網(wǎng)絡(luò)連接單元，所述網(wǎng)絡(luò)連接單元包括以太網(wǎng)接口芯片112和PCI接口芯片113。
實(shí)施本實(shí)用新型提供的線(xiàn)纜多媒體數(shù)據(jù)接收裝置，由于是基于DVB數(shù)字電視標(biāo)準(zhǔn)，將接收通過(guò)線(xiàn)纜傳輸?shù)臄?shù)字電視、數(shù)據(jù)流與常規(guī)ISP(internet服務(wù)提供商)返回鏈路結(jié)合起來(lái)，從而可以實(shí)現(xiàn)在用戶(hù)端提供數(shù)字電視、高速I(mǎi)nternet瀏覽、高速數(shù)據(jù)下載、在線(xiàn)游玩及其它服務(wù)。通過(guò)利用IP OVER DVB系統(tǒng)的IP多點(diǎn)傳送功能，信息可以同時(shí)以兆位速度傳輸?shù)缴逃没蚣矣脗€(gè)人計(jì)算機(jī)上而無(wú)須與ISP持續(xù)連接。本實(shí)用新型的裝置以板卡形式的產(chǎn)品，方便地插接在計(jì)算機(jī)總線(xiàn)上，由于利用了通過(guò)天線(xiàn)接收衛(wèi)星傳輸信號(hào)，并將其中的信號(hào)進(jìn)行解碼，分別從中還原分離出視頻和音頻信號(hào)，支持國(guó)際上符合DVB標(biāo)準(zhǔn)的任何數(shù)據(jù)，包括視頻、音頻和數(shù)據(jù)，同時(shí)具有用途廣、可靠性高和成本低的優(yōu)點(diǎn)。
以下結(jié)合附圖和實(shí)施例，進(jìn)一步說(shuō)明本實(shí)用新型的特點(diǎn)，附圖中

圖1是本實(shí)用新型的線(xiàn)纜多媒體數(shù)據(jù)接收裝置的邏輯結(jié)構(gòu)示意圖；圖2是本實(shí)用新型的線(xiàn)纜多媒體數(shù)據(jù)接收裝置的軟件結(jié)構(gòu)示意圖；圖3是圖1框圖中QAM數(shù)字高頻頭及解調(diào)單元(101、102)部分的電路原理圖；圖4是圖1框圖中主解碼芯片MB87L2250部分(103-107、109)的電路原理圖；圖5是圖1框圖中音頻/視頻輸出部分(110-111)的電路原理圖；圖6是圖1框圖中總線(xiàn)接口部分(112-113)的電路原理圖；圖7是圖1框圖中自編邏輯部分(107-108)的電路原理圖；如圖1所示，本實(shí)用新型的線(xiàn)纜多媒體數(shù)據(jù)接收裝置內(nèi)含I2C(InterIC Communication Protocol，內(nèi)部集成電路通信協(xié)議)總線(xiàn)，其中直接連接在I2C總線(xiàn)上的模塊包括數(shù)字高頻頭101、QAM解調(diào)芯片102、ARC CPU 104、視頻編碼器110、PCM音頻編碼器111等。如圖1所示，數(shù)字高頻頭101通過(guò)線(xiàn)纜接收正在傳送的RF(射頻)信號(hào)，產(chǎn)生IF(中頻)信號(hào)，送到QAM解調(diào)芯片102進(jìn)行Viterbi(一種容錯(cuò)編碼標(biāo)準(zhǔn))解碼、卷積去交織、RS解碼等信道解碼過(guò)程，并在I2C總線(xiàn)控制下，解出TS信號(hào)流，該TS流經(jīng)過(guò)解復(fù)用單元103(DEMUX)后，送到ARC CPU 104和MPEG2視音頻解碼單元109，在ARC CPU104內(nèi)，在FLASH存儲(chǔ)器105提供的自編的下位機(jī)程序的控制下，從中恢復(fù)出高速I(mǎi)P數(shù)據(jù)，此高速I(mǎi)P數(shù)據(jù)經(jīng)ARC CPU105(該芯片為富士通提供的專(zhuān)用解碼芯片MB87L2250中的32位RISC CPU)的主機(jī)接口106，通過(guò)自編轉(zhuǎn)換邏輯電路107(可編程邏輯陣列FPGA采用品牌為XINLIX、型號(hào)為XCV50的集成電路)，將其轉(zhuǎn)換為Ethernet網(wǎng)絡(luò)接口芯片112(品牌為REALTEK、型號(hào)為RTL8130的集成電路)所能接收的MII數(shù)字接口，最后高速I(mǎi)P(網(wǎng)際協(xié)議)數(shù)據(jù)經(jīng)過(guò)PCI接口芯片113進(jìn)入計(jì)算機(jī)的PCI總線(xiàn)。在此過(guò)程中，上位機(jī)和下位機(jī)必須互相通訊，以便互相傳遞控制信息和控制參數(shù)，這種通訊過(guò)程的實(shí)現(xiàn)是通過(guò)自編的通訊控制邏輯和自編的上位機(jī)和下位機(jī)通訊控制程序完成。
轉(zhuǎn)換邏輯電路107是指將ARC CPU(Fujitsu專(zhuān)用解碼芯片MBL2250中的32位RISC CPU)的Host Interface接口106轉(zhuǎn)成Ethernet網(wǎng)絡(luò)芯片112所能接收的MII數(shù)字接口，并且將下位機(jī)送來(lái)的IP數(shù)據(jù)信息轉(zhuǎn)換成Ethernet網(wǎng)絡(luò)接口芯片所能接收的IP包。
通訊控制邏輯電路108是指RTL8130的FLASH存儲(chǔ)器接口和ARC CPU的Host Interface接口106之間的邏輯電路，此通訊控制電路在上位機(jī)、下位機(jī)通訊軟件配合下，完成上位機(jī)與下位機(jī)之間的通訊。
在MPEG2視音頻解碼單元109中，將來(lái)自解復(fù)用單元103的信號(hào)解碼成視、音頻信號(hào)分別送到視頻編碼器110和PCM音頻解碼器111，并由視頻編碼器110產(chǎn)生視頻信號(hào)輸出，由PCM音頻解碼器111產(chǎn)生音頻輸出。
圖2示出本實(shí)用新型線(xiàn)纜多媒體數(shù)據(jù)接收裝置的軟件結(jié)構(gòu)情況，上位機(jī)用戶(hù)通過(guò)上用戶(hù)界面程序201、上位機(jī)通訊應(yīng)用程序202、上位機(jī)通訊驅(qū)動(dòng)程序203、下位機(jī)通訊驅(qū)動(dòng)程序204、下位機(jī)通訊應(yīng)用程序205與下位機(jī)控制QAM解調(diào)芯片程序206、下位機(jī)控制解復(fù)用程序207、下位機(jī)解IP數(shù)據(jù)程序208以及下位機(jī)控制MPEG2視音頻解碼、視頻編碼器、PCM音頻解碼器程序209進(jìn)行通訊；而下位機(jī)解IP數(shù)據(jù)程序208通過(guò)網(wǎng)絡(luò)驅(qū)動(dòng)軟件210與基于IP各種協(xié)議的驅(qū)動(dòng)軟件211與各種應(yīng)用軟件212進(jìn)行交互。其中，下位機(jī)程序204-209存儲(chǔ)在圖1中的FLASH存儲(chǔ)器單元105中。
圖3示出圖1中數(shù)字高頻頭及QAM解調(diào)部分(101-102)的電路原理，如圖所示，該部分主要包括型號(hào)為VES1820的集成電路芯片。
圖4示出圖1中主解碼芯片MB87L2250部分(103-107、109)的電路原理，如圖所示，該部分主要包括型號(hào)為型號(hào)為MB87L2250的主解碼芯片。
圖5示出圖1中音頻/視頻輸出部分(110-111)的電路原理，如圖所示，該部分主要包括集成電路U15和U5，其中型號(hào)為ADV7171的U15為視頻編碼芯片，型號(hào)為PCM1723的U5為PCM音頻編碼器(圖1中框111)。
圖6示出圖1中總線(xiàn)接口部分(112-113)的電路原理，如圖所示，這部分主要包括型號(hào)為RTL8130的集成電路U1以及接插件J2、J4等。
圖7示出圖1中自編邏輯部分(107-108)的電路原理，如圖所示，這部分主要包括型號(hào)為XCV50的集成電路。根據(jù)本實(shí)用新型的設(shè)備具有帶寬大、速率高(可達(dá)60Mbps)、費(fèi)用低、安裝簡(jiǎn)單等優(yōu)點(diǎn)。一個(gè)實(shí)驗(yàn)性例子的具體技術(shù)指標(biāo)如下1、符合DVB ETSI/EN 301 192標(biāo)準(zhǔn)，支持 數(shù)據(jù)管道(Data Piping)數(shù)據(jù)流(Data Streaming)多協(xié)議封裝(Multiprotocol Encapsulation)。2、可接收高達(dá)60Mbps的數(shù)據(jù)流；3、支持FTP、HTTP、SMTP協(xié)議；4、支持IP單目(Unicast)接收、多目(Multicast)接收；5、符合PCI2.2總線(xiàn)規(guī)范；工作頻率范圍45MHz～860MHz。
權(quán)利要求1.一種線(xiàn)纜多媒體數(shù)據(jù)接收裝置，其特征在于，包括連接在I2C總線(xiàn)上數(shù)字高頻頭單元(101)、QAM解碼芯片(102)、主解碼單元(103-106、109)、視頻編碼單元(110)、音頻解碼單元(111)，還包括網(wǎng)絡(luò)接口單元(112、113)以及可編程邏輯單元(107-108)，其中，以太網(wǎng)絡(luò)接口及PCI接口單元(112、113)與可編程邏輯單元(107-108)之間有控制信號(hào)通道和MII接口通道，所述可編程邏輯單元(107-108)接收來(lái)自所述主解碼單元(103-106、109)的IP數(shù)據(jù)信號(hào)和控制信號(hào)，所述主解碼單元(103-106、109)接收來(lái)自所述QAM解碼芯片單元(101、102)的TS流信號(hào)，還包括FLASH存儲(chǔ)器(105)向所述主解碼單元(103-106、109)提供下位機(jī)程序。
2.根據(jù)權(quán)利要求1所述線(xiàn)纜多媒體數(shù)據(jù)接收裝置，其特征在于，所述主解碼單元對(duì)來(lái)自高頻頭和QAM解碼芯片單元(101、102)的TS信號(hào)流由解復(fù)用單元103(DEMUX)進(jìn)行解復(fù)用，再送到包含在主譯碼單元中的ARC CPU 104和MPEG2視音頻解碼單元109，在ARC CPU 104內(nèi)，在所述FLASH存儲(chǔ)器105提供的自編的下位機(jī)程序的控制下，從中恢復(fù)出高速I(mǎi)P數(shù)據(jù)送到接口106。
3.根據(jù)權(quán)利要求1所述線(xiàn)纜多媒體數(shù)據(jù)接收裝置，其特征在于，包含在所述可編程邏輯單元中的自編轉(zhuǎn)換邏輯電路107將來(lái)自所述接口106的IP數(shù)據(jù)轉(zhuǎn)換為MII數(shù)字接口標(biāo)準(zhǔn)，經(jīng)過(guò)PCI接口芯片113送到計(jì)算機(jī)的PCI總線(xiàn)。
專(zhuān)利摘要一種基于MPEG—2/DVB標(biāo)準(zhǔn)的線(xiàn)纜多媒體數(shù)據(jù)接收裝置,I
文檔編號(hào)H04N7/10GK2457823SQ00239848
公開(kāi)日2001年10月31日 申請(qǐng)日期2000年10月24日 優(yōu)先權(quán)日2000年10月24日
發(fā)明者袁明 申請(qǐng)人:深圳市同洲電子有限公司