一種抗干擾的低成本單道脈沖計數(shù)器的制造方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種脈沖計數(shù)器，特別涉及一種抗干擾的低成本單道脈沖計數(shù)器。
【背景技術(shù)】
[0002]輻射型儀表中經(jīng)常需要分析傳感器產(chǎn)生的脈沖，其中的單道是一個重要組成部分。單道是一種對信號幅度信息進行甄別的裝置。其作用是:只有當(dāng)輸入信號的幅度介于給定的電壓上閾值與下閾值內(nèi)時，才有脈沖信號輸出。單道的用途是選擇輸入信號的幅度范圍，輸出的脈沖信號可以用于計數(shù)。
[0003]現(xiàn)有的單道幅度分析器如圖1所示，將幅度甄別器的輸出信號S1、S2經(jīng)過時序同步后，分別輸入給對應(yīng)的計數(shù)器，將兩個計數(shù)器計數(shù)結(jié)果相減，結(jié)果是單道輸出脈沖的累計數(shù)。
[0004]圖1中時序同步部分和計數(shù)器部分采用可編程邏輯器件FPGA實現(xiàn)，其中單道幅度分析器需要使用外界輸入的同步時鐘才能夠正常工作，故需要使用片外的時鐘源。由于在FPGA中必須使用兩個計數(shù)器，邏輯資源占用率的提高可能導(dǎo)致需要更換具備更多邏輯資源的器件實現(xiàn)。上述兩個原因都將導(dǎo)致成本上升的問題。
【實用新型內(nèi)容】
[0005]本實用新型的目的在于提供一種抗干擾的低成本單道脈沖計數(shù)器。
[0006]本實用新型解決上述問題的技術(shù)方案為:一種抗干擾的低成本單道脈沖計數(shù)器，包括高閾值甄別器、低閾值甄別器、上升沿檢測器、下降沿檢測器、與門和計數(shù)器；
[0007]所述高閾值甄別器包括高閾值參考電壓和脈沖輸入兩個輸入端口，高閾值甄別器的輸出分別與上升沿檢測器的CLK輸入端、下降沿檢測器的CLK輸入端和與門的輸入連接；所述低閾值甄別器包括低閾值參考電壓和脈沖輸入兩個輸入端口，低閾值甄別器的輸出分別與上升沿檢測器的CLR輸入端、下降沿檢測器的CLR輸入端和計數(shù)器的IN端連接；上升沿檢測器的D輸入端和下降沿檢測器的D輸入端分別連接邏輯高電平值1，上升沿檢測器的Q輸出端和下降沿檢測器的Q輸出端分別和與門的輸入連接；所述與門的輸出與計數(shù)器的EN輸入端連接；計數(shù)器的CLR與計數(shù)清零端口連接。
[0008]按上述方案，所述與門的輸入端還連接計數(shù)使能端口。
[0009]本實用新型裝置帶來的有益效果是:本實用新型改變了傳統(tǒng)單道幅度分析器邏輯結(jié)構(gòu)，無需提供外部時鐘源，抗干擾能力強，且相對于傳統(tǒng)單道幅度分析器邏輯單元大幅減少，成本低廉。
【附圖說明】
[0010]圖1是傳統(tǒng)單道幅度分析器的結(jié)構(gòu)示意圖；
[0011]圖2是本實用新型一個實施例的裝置的結(jié)構(gòu)示意圖；
[0012]圖3是本實用新型一個實施例的甄別器結(jié)構(gòu)示意圖；
[0013]圖4是輸入信號存在疊加的示意圖；
[0014]圖5是輸入合法脈沖的甄別輸出示意圖；
[0015]圖6是其他電子干擾造成的甄別輸出示意圖。
【具體實施方式】
[0016]為了使本實用新型的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合實施例，對本實用新型進行進一步詳細說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅用以解釋本實用新型，并不用于限定本實用新型。
[0017]圖2為本實用新型所述的一種抗干擾的低成本單道脈沖計數(shù)器。圖1包括I個高閾值甄別器、I個低閾值甄別器、I個上升沿檢測器、I個下降沿檢測器、I個與門、I個計數(shù)器、5個輸入端口、I個輸出端口，其中5個輸入端口分別為高閾值參考電壓、低閾值參考電壓、脈沖輸入、計數(shù)使能、計數(shù)清零，輸出端口為脈沖計數(shù)輸出。高閾值參考電壓、脈沖輸入與高閾值甄別器的兩個輸入連接，高閾值甄別器的輸出與上升沿檢測器的CLK、下降沿檢測器的CLK、與門的輸入連接。低閾值參考電壓、脈沖輸入與低閾值甄別器的兩個輸入連接，低閾值甄別器的輸出與上升沿檢測器的CLR、下降沿檢測器的CLR、計數(shù)器的IN輸入連接。邏輯高電平值I與上升沿檢測器的D輸入連接，上升沿檢測器的Q輸出與與門的輸入連接。邏輯高電平值I與下降沿檢測器的D輸入連接，下降沿檢測器的Q輸出與與門的輸入連接。計數(shù)使能與與門的輸入連接，與門的輸出與計數(shù)器的EN輸入連接。計數(shù)清零與計數(shù)器的CLR輸入連接，計數(shù)器的OUT輸出與脈沖計數(shù)輸出連接。
[0018]圖2中的高、低閾值甄別器可以采用圖3所示的甄別器結(jié)構(gòu)實現(xiàn)。計數(shù)器可采用基本的計數(shù)單元實現(xiàn)。圖2中的上升沿檢測器、下降沿檢測器、與門、計數(shù)器因為構(gòu)造簡單，并不局限于在FPGA或者CPLD中實現(xiàn)，還可以通過基本的數(shù)字元件搭建實現(xiàn)。
[0019]下面對圖2所示抗干擾的低成本單道脈沖計數(shù)器的原理進行說明:
[0020]圖1結(jié)構(gòu)雖然能夠應(yīng)對圖4所示輸入脈沖信號存在重疊的問題，但若周圍環(huán)境的電子干擾導(dǎo)致SI取值在S2為高時產(chǎn)生多次波動，則時序同步電路不能移除這些噪聲帶來的干擾，將造成錯誤的計數(shù)的問題。而且，存在如圖6所示其他電子干擾造成的甄別輸出，也可使圖1計數(shù)器產(chǎn)生錯誤的計數(shù)，這是實際中可能出現(xiàn)的情況。
[0021]考慮實際中可能出現(xiàn)如圖6所示電子干擾造成的甄別結(jié)果將導(dǎo)致圖1計數(shù)器的計數(shù)錯誤，必須提取合法輸入脈沖的特征。對比圖5所示的合法脈沖的甄別輸出與圖6電子干擾帶來的甄別結(jié)果，可以明確下面兩個合法脈沖的甄別輸出特征:
[0022]1、低閾值甄別器輸出為高時，低閾值甄別器輸出只能為一種電平。(保持性)
[0023]2、在特征I的基礎(chǔ)上，低閾值甄別器輸出的電平必須為低電平。(唯一性)
[0024]圖2就是依據(jù)以上兩個甄別輸出特點構(gòu)造的脈沖特征檢測結(jié)構(gòu)，據(jù)此檢驗出了合法脈沖。下面對兩個特征進行解釋:特征I為電平保持特征，檢測脈沖的峰值是否在低閾值參考電壓與高閾值參考電壓之間，具體方法是檢查低閾值甄別器輸出為高時，在高閾值甄別器輸出端是否出現(xiàn)上升或者下降沿。若出現(xiàn)了上升或者下降沿，則此脈沖不能參與計數(shù)。這點就排除了低閾值甄別器輸出為高時周圍環(huán)境的電子干擾對高閾值甄別器的影響，實際上是對噪聲進行了濾波處理。在特征I的基礎(chǔ)上，特征2對高閾值甄別輸出提出了唯一正確的電平。因為特征I未能排除一種特殊情況，即低閾值甄別器輸出為高時，高閾值甄別器輸出同樣為高的情形。特征I與特征2共同作用，檢測出了合法脈沖，保證了計數(shù)器只對圖5合法脈沖的甄別輸出進行計數(shù)，完全能夠屏蔽圖6所示的各種電子干擾。
[0025]圖2所示抗干擾的低成本單道脈沖計數(shù)器的具體工作步驟是:
[0026]步驟一，為高、低閾值甄別器提供所需正確的模擬高、低閾值參考電壓，將輸入脈沖連接到脈沖輸入端；
[0027]步驟二，將計數(shù)清零信號置高，同時計數(shù)使能置低，從而將計數(shù)器清零，等待計數(shù)的開始；
[0028]步驟三，開始計數(shù)時，將計數(shù)清零信號置低，同時將計數(shù)使能置高，從而觸發(fā)計數(shù)器開始對合法輸入脈沖計數(shù)；
[0029]步驟四，計數(shù)器在設(shè)定時間內(nèi)對輸入脈沖計數(shù)，等待計數(shù)結(jié)束；
[0030]步驟五，結(jié)束計數(shù)時，直接將計數(shù)使能置低，將停止計數(shù)器的計數(shù)，此時在脈沖計數(shù)輸出端讀取一次計數(shù)的結(jié)果；
[0031]步驟六，如果需要進行下一次脈沖計數(shù)，從步驟二開始繼續(xù)往下進行。
【主權(quán)項】
1.一種抗干擾的低成本單道脈沖計數(shù)器，包括高閾值甄別器、低閾值甄別器、上升沿檢測器、下降沿檢測器、與門和計數(shù)器； 所述高閾值甄別器包括高閾值參考電壓和脈沖輸入兩個輸入端口，高閾值甄別器的輸出分別與上升沿檢測器的CLK輸入端、下降沿檢測器的CLK輸入端和與門的輸入連接；所述低閾值甄別器包括低閾值參考電壓和脈沖輸入兩個輸入端口，低閾值甄別器的輸出分別與上升沿檢測器的CLR輸入端、下降沿檢測器的CLR輸入端和計數(shù)器的IN端連接；上升沿檢測器的D輸入端和下降沿檢測器的D輸入端分別連接邏輯高電平值I，上升沿檢測器的Q輸出端和下降沿檢測器的Q輸出端分別和與門的輸入連接；所述與門的輸出與計數(shù)器的EN輸入端連接；計數(shù)器的CLR與計數(shù)清零端口連接。
2.根據(jù)權(quán)利要求1所述的脈沖計數(shù)器，其特征在于，所述與門的輸入端還連接計數(shù)使能端口。
【專利摘要】本實用新型涉及一種抗干擾的低成本單道脈沖計數(shù)器，包括高閾值甄別器、低閾值甄別器、上升沿檢測器、下降沿檢測器、與門和計數(shù)器；高閾值甄別器的輸出分別與上升沿檢測器的CLK輸入端、下降沿檢測器的CLK輸入端和與門的輸入連接；所述低閾值甄別器的輸出分別與上升沿檢測器的CLR輸入端、下降沿檢測器的CLR輸入端和計數(shù)器的IN端連接；上升沿檢測器的D輸入端和下降沿檢測器的D輸入端分別連接邏輯高電平值1，上升沿檢測器的Q輸出端和下降沿檢測器的Q輸出端分別和與門的輸入連接；所述與門的輸出與計數(shù)器的EN輸入端連接；計數(shù)器的CLR與計數(shù)清零端口連接。該單道脈沖計數(shù)器解決了傳統(tǒng)單道脈沖幅度分析器抗干擾能力低、硬件資源消耗大的缺點。
【IPC分類】H03K23-00
【公開號】CN204272079
【申請?zhí)枴緾N201420787636
【發(fā)明人】程振洪, 黃光明, 嚴(yán)劍橋
【申請人】華中師范大學(xué)
【公開日】2015年4月15日
【申請日】2014年12月12日