用于檢測邏輯信號(hào)的方法與裝置的制造方法
【專利摘要】本公開提供用于檢測邏輯訊號(hào)的方法與裝置。該用于檢測邏輯信號(hào)的裝置包含：一驅(qū)動(dòng)器，用來接收一來源數(shù)據(jù)以及于一第一節(jié)點(diǎn)輸出一第一電壓；一傳輸線，具有一特性阻抗，用來耦接該第一節(jié)點(diǎn)與一第二節(jié)點(diǎn)；一三點(diǎn)三階分割器，用來于該第二節(jié)點(diǎn)接收一第二電壓，以及用來依據(jù)一第一參考電壓、一第二參考電壓、一第一時(shí)脈、一第二時(shí)脈以及一第三時(shí)脈輸出一第一三元信號(hào)、一第二三元信號(hào)以及一第三三元信號(hào)；以及一時(shí)脈數(shù)據(jù)回復(fù)單元，用來接收一參考時(shí)脈、該第一三元信號(hào)、該第二三元信號(hào)以及該第三三元信號(hào)，并輸出一回復(fù)數(shù)據(jù)、該第一參考電壓、該第二參考電壓、該第一時(shí)脈、該第二時(shí)脈以及該第三時(shí)脈。本公開可以改善解析該邏輯信號(hào)的準(zhǔn)確性。
【專利說明】
用于檢測邏輯信號(hào)的方法與裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及邏輯信號(hào)的檢測。
【背景技術(shù)】
[0002]本技術(shù)領(lǐng)域技術(shù)人員能夠了解本公開內(nèi)容中微電子領(lǐng)域的用語與基本概念，所述用語與基本概念像是電壓、電流、信號(hào)、負(fù)載、邏輯信號(hào)、時(shí)脈、跳變點(diǎn)(trip point)、反相器、緩沖器、節(jié)點(diǎn)、傳輸線、特性阻抗、輸入阻抗、輸出阻抗、異門(XOR gate)、數(shù)據(jù)觸發(fā)器(data flip flop)、數(shù)字至模擬轉(zhuǎn)換器以及多工器。諸如此類的用語與基本概念對本領(lǐng)域技術(shù)人員而言是顯而易知的，因此相關(guān)細(xì)節(jié)在此將不予贅述。
[0003]圖1顯不一邏輯信號(hào)傳輸系統(tǒng)100的一不意圖。所述系統(tǒng)100包含:一驅(qū)動(dòng)電路110，其包含一反相器111用來接收一邏輯信號(hào)D以及用來輸出一來源電壓Vs至一第一電路節(jié)點(diǎn)121;—負(fù)載130，其包含一數(shù)據(jù)檢測器131用來從一第二電路節(jié)點(diǎn)122接收一負(fù)載電壓Vu以及一特性阻抗為Zo的傳輸線120，用來提供該第一電路節(jié)點(diǎn)121與該第二電路節(jié)點(diǎn)122之間的耦接。所述邏輯信號(hào)D是由驅(qū)動(dòng)電路110傳輸，經(jīng)由傳輸線120到達(dá)負(fù)載130，藉此該負(fù)載電壓I可代表該邏輯信號(hào)D的一反相信號(hào)。為確保信號(hào)傳輸?shù)钠焚|(zhì)良好，驅(qū)動(dòng)電路110的輸出阻抗(于圖1中標(biāo)示為Zs)被適當(dāng)設(shè)定以大略地匹配特性阻抗Zo，此外接收器(即前述負(fù)載)130的輸入阻抗(于圖1中標(biāo)示為ZL)也被適當(dāng)設(shè)定以大略地匹配特性阻抗Zo。于實(shí)務(wù)上，在傳輸路徑上總是會(huì)有一些寄生電容(未顯示于圖1，但對本領(lǐng)域技術(shù)人員而言顯而易知)，該些寄生電容會(huì)引起碼間干擾(inter-symbol interference, ISI)，且會(huì)惡化該負(fù)載電壓Vl的信號(hào)完整度，以及會(huì)使數(shù)據(jù)檢測器131的數(shù)據(jù)檢測錯(cuò)誤的可能性上升。
[0004]后續(xù)公開的方法與裝置是用來改善邏輯信號(hào)。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的一目的在于使用一三階分割器來辨識(shí)一邏輯信號(hào)的轉(zhuǎn)變，并藉此改善解析該邏輯信號(hào)的準(zhǔn)確性。
[0006]本發(fā)明的一目的在于使用一三點(diǎn)三階分割器來檢測一邏輯信號(hào)的一時(shí)序(timing)。
[0007]本發(fā)明的一目的在于通過使用一三點(diǎn)三階分割器來為一邏輯信號(hào)執(zhí)行時(shí)脈數(shù)據(jù)回復(fù)。
[0008]本發(fā)明的一目的在于建立一第一參考電壓、一第二參考電壓、一第一時(shí)脈、一第二時(shí)脈以及一第三時(shí)脈，從而對一邏輯信號(hào)執(zhí)行一三點(diǎn)三階分割操作，藉此該三點(diǎn)三階分割操作的結(jié)果能夠?qū)蛟撨壿嬓盘?hào)的一最佳解析度。
[0009]于一實(shí)施例中，一邏輯傳輸系統(tǒng)包含:一驅(qū)動(dòng)器，用來接收一來源數(shù)據(jù)以及于一第一節(jié)點(diǎn)輸出一第一電壓;一傳輸線，具有一特性阻抗，用來耦接該第一節(jié)點(diǎn)與一第二節(jié)點(diǎn)；一三點(diǎn)三階分割器，用來于該第二節(jié)點(diǎn)接收一第二電壓，以及用來依據(jù)一第一參考電壓、一第二參考電壓、一第一時(shí)脈、一第二時(shí)脈以及一第三時(shí)脈輸出一第一三元信號(hào)、一第二三元信號(hào)以及一第三三元信號(hào)；以及一時(shí)脈數(shù)據(jù)回復(fù)(clock-data recovery，CDR)單元，用來接收一參考時(shí)脈、該第一三元信號(hào)、該第二三元信號(hào)以及該第三三元信號(hào)，并輸出一回復(fù)數(shù)據(jù)、該第一參考電壓、該第二參考電壓、該第一時(shí)脈、該第二時(shí)脈以及該第三時(shí)脈。于一實(shí)施例中，該時(shí)脈數(shù)據(jù)回復(fù)單元包含:一延遲鏈，用來接收該參考時(shí)脈，以及用來依據(jù)一第一延遲碼、一第二延遲碼以及一第三延遲碼分別輸出該第一時(shí)脈、該第二時(shí)脈以及該第三時(shí)脈；一解析電路，用來接收該第一三元信號(hào)、該第二三元信號(hào)以及該第三三元信號(hào)，并用來輸出該回復(fù)數(shù)據(jù)、一第一替代回復(fù)數(shù)據(jù)以及一第二替代回復(fù)數(shù)據(jù)；以及一數(shù)字信號(hào)處理(digital signal processing,DSP)單元，用來接收該回復(fù)數(shù)據(jù)、該第一替代回復(fù)數(shù)據(jù)以及該第二替代回復(fù)數(shù)據(jù)，并用來輸出該第一延遲碼、該第二延遲碼、該第三延遲碼、該第一參考電壓以及該第二參考電壓。于一實(shí)施例中，該數(shù)字信號(hào)處理單元適應(yīng)性地調(diào)整(adapt)該第一延遲碼、該第二延遲碼以及該第三延遲碼，藉此該第一替代回復(fù)數(shù)據(jù)與該第二替代回復(fù)數(shù)據(jù)有相同幾率與該回復(fù)數(shù)據(jù)吻合。于一實(shí)施例中，該數(shù)字信號(hào)處理單元適應(yīng)性地調(diào)整該第一參考電壓，藉此當(dāng)該回復(fù)數(shù)據(jù)于一先前時(shí)脈周期中為一第一邏輯狀態(tài)時(shí)，該第一替代回復(fù)數(shù)據(jù)與該第二替代回復(fù)數(shù)據(jù)有相同幾率與該回復(fù)數(shù)據(jù)吻合。于一實(shí)施例中，該數(shù)字信號(hào)處理單元適應(yīng)性地調(diào)整該第二參考電壓，藉此當(dāng)該回復(fù)數(shù)據(jù)于該先前時(shí)脈周期中為一第二邏輯狀態(tài)時(shí)，該第一替代回復(fù)數(shù)據(jù)與該第二替代回復(fù)數(shù)據(jù)有相同幾率與該回復(fù)數(shù)據(jù)吻入口 ο
[0010]于一實(shí)施例中，一種方法包含下列步驟:接收一來源數(shù)據(jù);依據(jù)該來源數(shù)據(jù)于一第一節(jié)點(diǎn)驅(qū)動(dòng)一第一電壓;經(jīng)由一傳輸線傳播該第一電壓至一第二節(jié)點(diǎn)以建立一第二電壓，其中該傳輸線具有一特性阻抗;通過一分流電阻(shunt resistor)分流(shunt)該第二節(jié)點(diǎn)，其中該分流電阻的阻抗大略等同于該特性阻抗;基于比較該第二電壓與一第一參考電壓以及比較該第二電壓與一第二參考電壓，依據(jù)一第一時(shí)脈、一第二時(shí)脈以及一第三時(shí)脈將該第二電壓分別分割(siice)為一第一三元信號(hào)、一第二三元信號(hào)以及一第三三元信號(hào)；基于分析該第一三元信號(hào)、該第二三元信號(hào)以及該第三三元信號(hào)，解析(resolve) —回復(fù)數(shù)據(jù)、一第一替代回復(fù)數(shù)據(jù)以及一第二替代回復(fù)數(shù)據(jù)；以及依據(jù)該回復(fù)數(shù)據(jù)、該第一替代回復(fù)數(shù)據(jù)以及該第二替代回復(fù)數(shù)據(jù)之間的一關(guān)系，適應(yīng)性地調(diào)整(adapt)該第一參考電壓、該第二參考電壓、該第一時(shí)脈、該第二時(shí)脈以及該第三時(shí)脈。于一實(shí)施例中，該第一時(shí)脈、該第二時(shí)脈以及該第三時(shí)脈被適應(yīng)性地調(diào)整，藉此該第一替代回復(fù)數(shù)據(jù)以及該第二替代回復(fù)數(shù)據(jù)有相同幾率與該回復(fù)數(shù)據(jù)吻合。于一實(shí)施例中，該第一參考電壓被適應(yīng)性地調(diào)整，藉此當(dāng)該回復(fù)數(shù)據(jù)于一先前時(shí)脈周期中為一第一邏輯狀態(tài)時(shí)，該第一替代回復(fù)數(shù)據(jù)以及該第二替代回復(fù)數(shù)據(jù)有相同幾率與該回復(fù)數(shù)據(jù)吻合。于一實(shí)施例中，該第二參考電壓被適應(yīng)性地調(diào)整，藉此當(dāng)該回復(fù)數(shù)據(jù)于該先前時(shí)脈周期中為一第二邏輯狀態(tài)時(shí)，該第一替代回復(fù)數(shù)據(jù)以及該第二替代回復(fù)數(shù)據(jù)有相同幾率與該回復(fù)數(shù)據(jù)吻合。
【附圖說明】
[0011 ]〔圖1〕顯示一現(xiàn)有邏輯信號(hào)傳輸系統(tǒng)的示意圖。
[0012]〔圖2A〕為依據(jù)本發(fā)明的一實(shí)施例所顯示的一邏輯信號(hào)傳輸系統(tǒng)的示意圖。
[0013]〔圖2B〕為圖2A的邏輯信號(hào)傳輸系統(tǒng)的一波形與時(shí)序圖的范例。
[0014]〔圖2C〕為依據(jù)本發(fā)明的一實(shí)施例所顯示的一三點(diǎn)三階分割器的示意圖。
[0015]〔圖3A〕為依據(jù)本發(fā)明的一實(shí)施例所顯示的一時(shí)脈數(shù)據(jù)回復(fù)單元的功能方塊圖。
[0016]〔圖3B〕為依據(jù)本發(fā)明的一實(shí)施例所顯示的一解析電路的示意圖。
[0017]〔圖3C〕為依據(jù)本發(fā)明的一實(shí)施例所顯示的一延遲鏈的示意圖。
[0018]〔圖3D〕為圖3A的時(shí)脈數(shù)據(jù)回復(fù)單元的時(shí)序的三種樣態(tài)圖。
[0019]〔圖3E〕為依據(jù)本發(fā)明的一實(shí)施例所顯示的一時(shí)脈回復(fù)演算法的一流程圖。
[0020]〔圖3F〕為依據(jù)本發(fā)明的一實(shí)施例所顯示的一參考電壓適應(yīng)性演算法的一流程圖。
[0021]附圖標(biāo)記說明:
[0022]100邏輯信號(hào)傳輸系統(tǒng)
[0023]HO驅(qū)動(dòng)電路
[0024]111反相器
[0025]120傳輸線
[0026]121第一電路節(jié)點(diǎn)
[0027]122第二電路節(jié)點(diǎn)
[0028]130 負(fù)載
[0029]131數(shù)據(jù)檢測器
[0030]D邏輯信號(hào)
[0031]Vs來源電壓
[0032]Vl負(fù)載電壓
[0033]Zo特性阻抗
[0034]Zs輸出阻抗
[0035]Zl輸入阻抗
[0036]200邏輯信號(hào)傳輸系統(tǒng)
[0037]210驅(qū)動(dòng)器
[0038]211反相器
[0039]220傳輸線
[0040]221第一電路節(jié)點(diǎn)[0041 ]222第二電路節(jié)點(diǎn)
[0042]230接收器
[0043]231阻抗匹配網(wǎng)絡(luò)
[0044]231A 電阻
[0045]233三點(diǎn)三階分割器
[0046]233A ?233F、CMP 比較器
[0047]233G?233J、DFF數(shù)據(jù)觸發(fā)器
[0048]235⑶R單元(時(shí)脈數(shù)據(jù)回復(fù)單元)
[0049]240 Xp寄生電容
[0050]SD邏輯信號(hào)
[0051]Vl 第一電壓
[0052]V2第二電壓
[0053]VDD電源供應(yīng)節(jié)點(diǎn)
[0054]CK參考時(shí)脈
[0055]CKl 第一時(shí)脈
[0056]CK2 第二時(shí)脈
[0057]CK3 第三時(shí)脈
[0058]VRl第一參考電壓
[0059]VRO第二參考電壓
[0060]S1[1:0]、S2[1:0]、S3[1:0]三元信號(hào)[0061 ]RD回復(fù)數(shù)據(jù)
[0062]VT跳變點(diǎn)
[0063]Δ 時(shí)間差
[0064]Sll第一判斷結(jié)果
[0065]SlO第二判斷結(jié)果
[0066]S21第三判斷結(jié)果
[0067]S20第四判斷結(jié)果
[0068]S3[l]第五判斷結(jié)果
[0069]S3[0]第六判斷結(jié)果
[0070]Sl[l]第一時(shí)間重置判斷結(jié)果
[0071]SI [O]第二時(shí)間重置判斷結(jié)果
[0072]S2[l]第三時(shí)間重置判斷結(jié)果
[0073]S2[0]第四時(shí)間重置判斷結(jié)果
[0074]300時(shí)脈數(shù)據(jù)回復(fù)單元
[0075]301 第一樣態(tài)
[0076]302 第二樣態(tài)
[0077]303第三樣態(tài)
[0078]310解析電路
[0079]311?313多工器
[0080]314、Z—1 延遲電路
[0081 ]350 DSP單元(數(shù)字信號(hào)處理單元)
[0082]351時(shí)序回復(fù)單元
[0083]352參考電壓適應(yīng)性調(diào)整單元
[0084]360延遲鏈
[0085]361?367緩沖器
[0086]369A ?369C 多工器
[0087]RD回復(fù)數(shù)據(jù)
[0088]RDE第一替代回復(fù)數(shù)據(jù)
[0089]RDL第二替代回復(fù)數(shù)據(jù)
[0090]PRD內(nèi)部邏輯信號(hào)
[0091]DLl?DL3延遲碼
[0092]Kl?K7中間時(shí)脈信號(hào)
[0093]TE時(shí)序誤差信號(hào)
[0094]351A ?351F 步驟
[0095]352A ?352K 步驟
【具體實(shí)施方式】
[0096]本發(fā)明涉及邏輯信號(hào)的接收。盡管本說明書提及數(shù)個(gè)本發(fā)明的實(shí)施范例，其涉及本發(fā)明實(shí)施時(shí)的較佳模式，然而本發(fā)明可通過許多方式來實(shí)現(xiàn)，亦即本發(fā)明并不受限于后述的特定實(shí)施范例或特定方式，其中該特定實(shí)施范例或方式載有被實(shí)施的技術(shù)特征。此外，已知的細(xì)節(jié)不會(huì)被顯示或說明，藉此避免妨礙本發(fā)明的特征的呈現(xiàn)。
[0097]于本公開中，一邏輯信號(hào)是一具有「高」、「低」電平狀態(tài)的信號(hào)，其亦可表述為電平「I」與電平「O」。為了說明簡潔，當(dāng)一邏輯信號(hào)處于「高」(「低」)電平狀態(tài)，我們可以簡單地說此邏輯信號(hào)為「高」(「低」)，或說此邏輯信號(hào)為「1」(「0」)。另外，同樣為了說明簡潔，我們偶爾會(huì)省略引號(hào)，并簡單地說該邏輯信號(hào)為高(低)，或說該邏輯信號(hào)為1(0)，同時(shí)可以了解上述說明方式用于上下文脈絡(luò)中說明該邏輯信號(hào)的電平狀態(tài)。一邏輯信號(hào)可通過一電壓來實(shí)施；當(dāng)該電壓高于(低于)一接收邏輯裝置的一關(guān)聯(lián)跳變點(diǎn)(associated trip point)，該邏輯信號(hào)即為高(低)，其中該接收邏輯裝置接收并處理該邏輯信號(hào)。為了說明簡潔，所述關(guān)聯(lián)跳變點(diǎn)可簡單地說是該邏輯信號(hào)的跳變點(diǎn)。于本公開中，一第一邏輯信號(hào)的跳變點(diǎn)可以不必等同于一第二邏輯信號(hào)的跳變點(diǎn)。
[0098]一時(shí)脈信號(hào)是一周期性邏輯信號(hào)。
[0099]若該邏輯信號(hào)為「高」電平(或說電平「I」)，其代表「確立Kasserted);若該邏輯信號(hào)為「低」電平(或說電平「0」)，其代表「解除確立」(de-asserted)。
[0100]圖2A為依據(jù)本發(fā)明的一實(shí)施例所顯示的一邏輯信號(hào)傳輸系統(tǒng)(或稱為邏輯信號(hào)傳輸裝置)200的示意圖。此邏輯傳輸系統(tǒng)200包含:一驅(qū)動(dòng)器210(于本特定實(shí)施例中包含一反相器211)，被適當(dāng)設(shè)定(configured)以接收一來源數(shù)據(jù)SD(其是一邏輯信號(hào))以及于一第一電路節(jié)點(diǎn)221輸出一第一電壓VI; —接收器230，被適當(dāng)設(shè)定以于一第二電路節(jié)點(diǎn)222接收一第二電壓V2，并輸出一回復(fù)數(shù)據(jù)(recovered data)RD；一傳輸線220，具有一特性阻抗Zo，被適當(dāng)設(shè)定以耦接該第一電路節(jié)點(diǎn)221與一第二電路節(jié)點(diǎn)222。上述來源數(shù)據(jù)SD是由該驅(qū)動(dòng)器210所傳輸，并經(jīng)由該傳輸線220到達(dá)該接收器230，藉此該第二電壓V2可代表該來源數(shù)據(jù)SD的一反相信號(hào)。
[0101]所述接收器230包含:一阻抗匹配網(wǎng)絡(luò)231(于本特定實(shí)施例中包含一電阻231A并聯(lián)連接(shunt)至Vdd，該Vdd于本公開中表示一電源供應(yīng)節(jié)點(diǎn))，被適當(dāng)設(shè)定以使該接收器230的輸入阻抗ZL大略等同于該特性阻抗Zq ； 一三點(diǎn)三階分割器(three-point threelevel slicer)233，被適當(dāng)設(shè)定以接收該第二電壓V2，以及用來分別依據(jù)一第一時(shí)脈CKl所定義的一第一時(shí)序(timing)、一第二時(shí)脈CK2所定義的一第二時(shí)序以及一第三時(shí)脈CK3所定義的一第三時(shí)序來比較該第二電壓V2與一第一參考電壓VRl以及比較該第二電壓V2與一第二參考電壓VR0，藉此輸出一第一三元(ternary)信號(hào)SI [1:0]、一第二三元信號(hào)S2[l:0]以及一第三三元信號(hào)S3[l:0]時(shí)脈數(shù)據(jù)回復(fù)(clock-data recovery，Q)R)單元235，被適當(dāng)設(shè)定以接收該第一三元信號(hào)SI [ 1:0]、該第二三元信號(hào)S2[1:0]、該第三三元信號(hào)S3[ 1: O]以及一參考時(shí)脈CK，并輸出該回復(fù)數(shù)據(jù)RD、該第一參考電壓VRl、該第二參考電壓VR0、該第一時(shí)脈CKl、該第二時(shí)脈CK2以及該第三時(shí)脈CK3。
[0102]為說明簡潔起見，于接下來的本公開中，會(huì)使用下列簡稱:該第二電壓V2簡稱為V2;該第一時(shí)脈CKl簡稱為CKl;該第二時(shí)脈CK2簡稱為CK2;該第三時(shí)脈CK3簡稱為CK3;該第一三元信號(hào)Sl[ 1: O]簡稱為SI [1:0];該第二三元信號(hào)S2[ 1: O]簡稱為S2[ 1: O];該第三元信號(hào)S3 [ 1: O ]簡稱為S3 [1:0]；該第一參考電壓VRl簡稱為VRl;以及該第二參考電壓VRO簡稱為VRO0
[0103]一三元信號(hào)是一種具有三種可能的值的信號(hào)，且可由一二位元(two-bit)信號(hào)來表示。于本公開中，一總線標(biāo)記被用來描述一多位元(mult1-bit)信號(hào)，舉例而言，S1[1:0](52[1:0]、53[1:0])為一二位元信號(hào)，其包含一第一位元51[1](52[1]、53[1])以及一第二位元 S1[0](S2[0]、S3[0])。
[0104]前述接收器230的一關(guān)鍵特征在于該⑶R單元235是基于一三點(diǎn)三階分割操作的結(jié)果來執(zhí)行一時(shí)脈數(shù)據(jù)回復(fù)操作，其中該三點(diǎn)三階分割操作是由該三點(diǎn)三階分割器233來執(zhí)行，此外該⑶R單元235是以一閉回路(closed-loop)方式來調(diào)整該三點(diǎn)三階分割器233，藉此將該時(shí)脈數(shù)據(jù)回復(fù)的性能最佳化。通常而言，一三階分割器會(huì)依據(jù)二個(gè)參考電壓將一輸入信號(hào)分割成一三元信號(hào)，該三元信號(hào)具有三種可能的值;一三點(diǎn)分割器會(huì)在三個(gè)時(shí)間點(diǎn)(timing instant)分割一輸入信號(hào)；以及一三點(diǎn)三階分割器會(huì)分別于三個(gè)時(shí)間點(diǎn)將一輸入信號(hào)分割成三個(gè)三元信號(hào)，其中每個(gè)三元信號(hào)具有三種可能的值。此處，就前述的三點(diǎn)三階分割器233而言:輸入信號(hào)為V2、二參考電壓為VRl與VR0、三個(gè)三元信號(hào)為SI [1:0]、S2[1:0]與S3[ 1: O]、以及三個(gè)時(shí)間點(diǎn)是分別由CKl、CK2與CK3來定義。
[0105]圖2B顯示第二電壓V2的波形的范例以及三種時(shí)脈CK1、CK2與CK3的時(shí)序圖。這樣的波形通常被稱為一「眼圖(eye diagram) J，且可通過示波器而被觀察到。由于本領(lǐng)域技術(shù)人員熟知「眼圖」的含義，其細(xì)節(jié)在此不予贅述。
[0106]在前述二參考電壓VRl與VRO中，VRl是一高參考電壓，用來辨識(shí)V2的一高至低轉(zhuǎn)變(high-to-low transit1n)，VRO則是一低參考電壓，用來辨識(shí)V2的一低至高轉(zhuǎn)變(low_to-high transit1n)。如圖2B所示，VRl高于VT，而VRO低于VT，其中VT表示V2的一跳變點(diǎn)。
[0107]在前述三種時(shí)脈CK1、CK2與CK3中，CK2是一「最佳」時(shí)脈，對應(yīng)一最佳時(shí)序以用來解析V2(于前述⑶R單元235的一穩(wěn)態(tài)下)；CK1是一「領(lǐng)先(early)」時(shí)脈，領(lǐng)先CK2達(dá)一時(shí)間差A(yù) ;以及CK3是一「落后(late)」時(shí)脈，落后CK2達(dá)該時(shí)間差Δ。值得注意的是一最佳時(shí)序通?？拷秆邸沟闹醒耄槐胤堑迷谠摗秆邸沟恼醒氩豢?。
[0108]當(dāng)V2高于VRl，V2可確信為高于該跳變點(diǎn)VT，因此可無疑地被解析為高電平；當(dāng)V2低于VR0，V2可確信為低于該跳變點(diǎn)VT，因此可無疑地被解析為低電平；當(dāng)V2低于VRl但高于VRO，V2是該跳變點(diǎn)VT的一鄰近值，因此處于一轉(zhuǎn)變狀態(tài)，正歷經(jīng)一高至低轉(zhuǎn)變或一低至高轉(zhuǎn)變。
[0109]圖2C為依據(jù)本發(fā)明的一實(shí)施例所顯示的一三點(diǎn)三階分割器233的示意圖。所述三點(diǎn)三階分割器233包含一第一(第二、第三、第四、第五、第六)比較器233A(233B、233C、233D、233E、233F)，被適當(dāng)設(shè)定以在CK1(CK1、CK2、CK2、CK3、CK3)的一上升緣時(shí)來比較V2與VR1(￥尺0、￥1?1、￥1?0、￥1?1、￥如)，藉此得到一第一(第二、第三、第四、第五、第六)判斷結(jié)果，其被標(biāo)示為S11(S10、S21、S20、S3[1]、S3[0])。該三點(diǎn)三階分割器233進(jìn)一步包含一第一(第二、第三、第四)DFF 2336(233!1、2331、2331)，被適當(dāng)設(shè)定以在0(3的一上升緣時(shí)來取樣該第一(第二、第三、第四)判斷結(jié)果311(510、521、520)，藉此得到一第一(第二、第三、第四)時(shí)間重置(re-timed)判斷結(jié)果S1[1](S1[0]、S2[1]、S2[0])。所述第一時(shí)間重置判斷結(jié)果Sl[l]以及所述第二時(shí)間重置判斷結(jié)果S1[0]結(jié)合以形成S1[1:0]。所述第三時(shí)間重置判斷結(jié)果S2[l]以及所述第四時(shí)間重置判斷結(jié)果S2[0]結(jié)合以形成S2[l:0]。所述第五判斷結(jié)果S3[l]以及所述第六判斷結(jié)果S3[0]結(jié)合以形成S3[l:0]。上述DFF代表數(shù)據(jù)觸發(fā)器(data flip-flop),其屬本領(lǐng)域的現(xiàn)有技術(shù)，故細(xì)節(jié)不予贅述。比較器同樣為本領(lǐng)域的現(xiàn)有技術(shù)，其細(xì)節(jié)同樣不予贅述。前述四個(gè)DFF 233G、233H、233I與233J用于實(shí)現(xiàn)時(shí)間重置(re-timing)的目的，因此該些三元信號(hào)S1[1:0]、S2[1:0]以及S3[l:0]是處于相同的時(shí)脈域(屬于CK3)，因此這些信號(hào)可以容易地于前述⑶R單元235中被一并處理。
[0110]依據(jù)本發(fā)明的一實(shí)施例，圖3A描繪一⑶R單元300的功能方塊圖，其適合用來實(shí)施圖2A的CDR單元235。該CDR單元300包含:一解析電路(resolut1n circuit )310 ; — DSP(digital signal processing,數(shù)字信號(hào)處理)單元350;以及一延遲鏈(delay chain)360。上述解析電路310被適當(dāng)設(shè)定以接收前述三個(gè)三元信號(hào)Sl[ 1:0]、S2[ 1:0]與S3[ 1:0]，并輸出一回復(fù)數(shù)據(jù)RD、一第一替代回復(fù)數(shù)據(jù)RDE以及一第二替代回復(fù)數(shù)據(jù)RDL。為了說明簡潔，于后續(xù)說明中，所述回復(fù)數(shù)據(jù)RD簡稱為RD;所述第一替代回復(fù)數(shù)據(jù)RDE簡稱為RDE;以及所述第二替代回復(fù)數(shù)據(jù)RDL簡稱為RDL。上述DSP單元350被適當(dāng)設(shè)定以接收RDE、RD與RDL，并輸出VRl、VR0、一第一延遲碼(delay code)DLl、一第二延遲碼DL2以及一第三延遲碼DL3。為說明簡潔起見，于后續(xù)說明中，該第一延遲碼DLl簡稱為DLl;該第二延遲碼DL2簡稱為DL2;以及該第三延遲碼DL3簡稱為DL3。延遲鏈360被適當(dāng)設(shè)定以接收前述參考時(shí)脈CK，并分別依據(jù)DLl、DL2 與 DL3 來輸出 CKl、CK2 與 CK3。
[0111]圖3B顯示該解析電路310的一實(shí)施例示意圖，其包含一第一(第二、第三)多工器311(312、313)以及一單位延遲電路314，所述第一(第二、第三)多工器311(312、313)被適當(dāng)設(shè)定以接收31[1:0](52[1:0]、53[1:0])，以及依據(jù)一內(nèi)部邏輯信號(hào)？1^來輸出1?^(1^、RDL);所述單位延遲電路314被適當(dāng)設(shè)定以接收RD，以及輸出該內(nèi)部邏輯信號(hào)PRD。圖中的標(biāo)示「z—1」表示一數(shù)字信號(hào)的一單位周期延遲;此種標(biāo)示于現(xiàn)有技術(shù)中被廣泛地使用，故細(xì)節(jié)在此不予贅述。所述內(nèi)部邏輯信號(hào)PRD是RD的一單位周期延遲信號(hào)，因此代表RD于先前時(shí)脈周期中的值。值得注意的是SI [ 1: O ]、S2 [ 1: O ]與S3 [ 1: O ]被測定的時(shí)間均在CK3的時(shí)脈域(clock domain)中，因此「時(shí)脈周期」在此是指「CK3的時(shí)脈周期」。前揭說明提到S2[l:0]是于CK2的一上升緣時(shí)通過比較V2與VRl以及VRO來得到(如圖2B所示)，當(dāng)V2于CK2的該上升緣時(shí)高于(低于)VR1(VR0)，V2也必須高于(低于)VR0(VR1)，因此S2[l]與S2[0]均為高(低)，從而RD會(huì)被該第二多工器312解析為高(低)，無論P(yáng)RD為何。當(dāng)V2于CK2的該上升緣時(shí)低于VRl但高于VR0，S2[1]為低但S2[0]為高，表示V2正歷經(jīng)一轉(zhuǎn)變。以下有二種樣態(tài)，于一第一(第二)樣態(tài)中，PRD為1(0)，該第二多工器312選擇S2[1](S2[0])，從而RD為低(高)，于此例中，V2于先前時(shí)脈周期中為高(低)，并于目前時(shí)脈周期中歷經(jīng)一高至低(低至高)轉(zhuǎn)變，但會(huì)由于該轉(zhuǎn)變的減慢(s1wdown)(例如由圖2A的寄生電容(Cp) 240所引起)而未能下降至低于(上升至高于)VR0(VR1)。于上述任一種樣態(tài)中，該第二多工器312依據(jù)PRD選擇S2[l]或S2
[0]，但既然V2正在歷經(jīng)一轉(zhuǎn)變，RD的最終結(jié)果仍會(huì)是PRD的一邏輯反相信號(hào)(logicalinvers1n)。同樣的原理可套用在該第一(第三)多工器311(313)以解析RDE與RDL，然而RDE(RDL)是基于 51[1:0](53[1:0])而被解析出來，51[1:0](53[1:0])是依據(jù)0(1(0(3)而被分害J，反映出V2的解析的執(zhí)行時(shí)間點(diǎn)早(落后)于最佳時(shí)間點(diǎn)。
[0112]圖3C顯示前述延遲鏈360的一實(shí)施例的示意圖，其包含:多個(gè)緩沖器361?367，被適當(dāng)設(shè)定成串接架構(gòu)(cascade topology)以接收該參考時(shí)脈CK，以及分別輸出多中間時(shí)脈信號(hào)(intermediate clock signal)Kl?K7(在此顯示的七個(gè)緩沖器與七個(gè)時(shí)脈信號(hào)為非限制性的例子)；一第一(第二、第三)多工器369A(369B、369C)，被適當(dāng)設(shè)定以接收所述的多中間時(shí)脈信號(hào)Kl?K7，以及依據(jù)DL1(DL2、DL3)的值輸出CK1(CK2、CK3)。舉例而言，若DLl為2，則K2會(huì)被選為CKl;若DL2為4，則K4會(huì)被選為CK2;若DL3為6，則K6會(huì)被選為CK3。由于緩沖器與多工器為本領(lǐng)域技術(shù)人員所熟知，故細(xì)節(jié)在此不予贅述。本領(lǐng)域技術(shù)人員亦可了解CKl(0(2、0(3)為該參考時(shí)脈信號(hào)0(的延遲版本，該延遲版本帶有一延遲量01^1(01^、01^3)。01^1(DL2、DL3)的值愈大，會(huì)造成CKl (CK2、CK3)的延遲量愈大;DLl (DL2、DL3)的值愈小，會(huì)造成CKI (CK2、CK3)的延遲量愈小。此外，CKl (CK2、CK3)的延遲量會(huì)隨著數(shù)值DLl (DL2、DL3)的增加(減少)而線性地增加(減少)。每當(dāng)DL2被更新，DLl與DL3也會(huì)被更新，藉此DLl總是會(huì)小于DL2達(dá)一偏移值(offset value)D0S，以及DL3總是會(huì)大于DL2達(dá)相同的偏移值DOS，換言之:DL1 = DL2-D0S以及DL3 = DL2+D0S。通過上述的安排，CKl總是會(huì)領(lǐng)先CK2達(dá)一時(shí)間偏移量(亦即圖2B所示的時(shí)間差△)，而CK3總是會(huì)落后CK2達(dá)相同的時(shí)間偏移量，該時(shí)間偏移量是由前述偏移值DOS來決定。通過這樣的方式，CKl被適當(dāng)設(shè)定為一領(lǐng)先時(shí)脈，而CK3被適當(dāng)設(shè)定為一落后時(shí)脈，如圖2B所不。
[0113]前述DSP單元350包含二功能單元:時(shí)序回復(fù)單元351，被適當(dāng)設(shè)定以適應(yīng)性地調(diào)整(adapt)DLl、DL2與DL3;以及參考電壓適應(yīng)性調(diào)整單元352，被適當(dāng)設(shè)定以適應(yīng)性地調(diào)整VRl與VRO。此二單元的說明如后所述。
[0114]所述時(shí)序回復(fù)單元351檢查(examine)RDE、RD與RDL之間的關(guān)系，以檢測CK2的一時(shí)序誤差(timing error)，并通過調(diào)整DL2的值來據(jù)以調(diào)整CK2的時(shí)序。若該時(shí)序回復(fù)單元351檢測到一時(shí)序誤差，其指出CK2處于過度領(lǐng)先(落后)狀態(tài)，則時(shí)序回復(fù)單元351會(huì)增加(減少)DL2的值以增加(減少)CK2的延遲量，藉此修正該時(shí)序誤差。于任一例子中，如前所述，每當(dāng)DL2被更新時(shí)，DLl與DL3也會(huì)被更新，從而CK1、CK2與CK3的相對時(shí)序關(guān)系能夠維持不變。
[0115]于一理想的時(shí)間點(diǎn)來取樣V2可導(dǎo)致一最可靠的解析結(jié)果，但于一較不佳的時(shí)間點(diǎn)來取樣V2則會(huì)導(dǎo)致一較不可靠的解析結(jié)果。圖3D顯示于三種樣態(tài)下的CKl、CK2與CK3的時(shí)序圖。于一第一樣態(tài)301中:當(dāng)CK2對齊(align)最佳時(shí)序時(shí)，CKl與該最佳時(shí)序的差距等同于CK3與該最佳時(shí)序的差距，于此例中，RDE與RDL同樣的不可靠，因此有相同機(jī)會(huì)與RD值不吻合(equally likely to disagree with RD)。于一第二樣態(tài)302中:當(dāng)CK2領(lǐng)先時(shí)(相較于最佳時(shí)序)，CK3相較于CKl較接近該最佳時(shí)序，于此例中，RDL較RDE來得可靠，因此RD較可能吻合RDL而非RDE。于一第三態(tài)樣303中:當(dāng)CK2落后時(shí)，CKl相較于CK3較接近該最佳時(shí)序，于此例中，RDE較RDL來得可靠，因此RD較可能吻合RDE而非RDL。有了上述概念后，我們建立一時(shí)序誤差信號(hào)TE，其是一三元信號(hào)具有三種可能的值1、-1、0以分別指示CK2的時(shí)序是領(lǐng)先的、落后的或不確定的(uncertain)。為了說明簡潔，后續(xù)說明中該時(shí)序誤差信號(hào)TE簡稱為TE。若RDL吻合RDE，則該CK2的時(shí)序是不確定的，于此例中，TE會(huì)被設(shè)為O。若RDL不吻合RDE，但吻合RD，則該CK2的時(shí)序會(huì)被視為領(lǐng)先，于此例中，TE會(huì)被設(shè)為I ο若RDE不吻合RDL，但吻合RD，則該CK2的時(shí)序會(huì)被視為落后，于此例中，TE會(huì)被設(shè)為-1。因此，我們可以利用TE來調(diào)整CK2的時(shí)序。
[0116]依據(jù)本發(fā)明的一實(shí)施例，圖3E顯示一演算法351，前述DSP單元350使用該演算法以執(zhí)行時(shí)序回復(fù)操作。演算法351包含下列步驟:
[0117]步驟351A:初始化 DL1、DL2 與 DL3，使 DL1=DL2-D0S 以及 DL3 = DL2+D0S，其中 DOS 為前述的偏移值。
[0118]步驟351C:找出接下來16個(gè)時(shí)脈周期中TE的誤差的總和。
[0119]步驟351D:檢查所述16個(gè)時(shí)脈周期中TE的誤差的總和，若該總和大于0，執(zhí)行步驟351E;若該總和小于0，執(zhí)行步驟351F;若非上述二種情形，回到步驟351C。
[0120]步驟351E:增加DLl、DL2與DL3(即令DLl =DL1 + 1、DL2 = DL2+1、DL3 = DL3+1)，以及回到步驟351C。
[0121 ]步驟351F:減少DLl、DL2與DL3(即令DLl =DLl-1、DL2 = DL2_1、DL3 = DL3_1)，以及回到步驟351C。
[0122]一旦進(jìn)入步驟351C，此演算法351即處于一時(shí)序回復(fù)回路351Z，其中該演算法會(huì)重復(fù)地調(diào)整DL2，因此CK2的時(shí)序會(huì)處于一閉回路的調(diào)整狀態(tài)，藉此使得TE的一平均值趨近O，其表示CK2對齊最佳時(shí)序。此外，值得注意的是每當(dāng)我們適應(yīng)性地調(diào)整DL2，我們也會(huì)適應(yīng)性地調(diào)整DLl與DL3，藉此CKl、CK2與CK3之間的相對時(shí)序關(guān)系會(huì)維持不變。
[0123]值得注意的是前述DSP單元350是工作于CK3的時(shí)脈域，因此，此處所述的時(shí)脈周期是指CK3的時(shí)脈周期。
[0124]值得注意的是于演算法351中「16個(gè)時(shí)脈周期」僅是非限制性的范例，若我們選用更多(少)的時(shí)脈周期，該時(shí)序的適應(yīng)性調(diào)整會(huì)變慢(快)，但較不會(huì)(會(huì))有噪聲問題。
[0125]前述參考電壓適應(yīng)性調(diào)整單元352會(huì)檢查RDE、RD與RDL之間的關(guān)系，以測定VRl所處位置是否過高或過低，該單元352亦會(huì)檢查RDE、RD與RDL之間的關(guān)系，以測定VRO所處位置是否過高或過低。當(dāng)時(shí)序回復(fù)操作穩(wěn)定(settle)，CK2是處于一理想時(shí)序、CKl是處于一領(lǐng)先時(shí)序以及CK3是處于一落后時(shí)序。所述落后時(shí)序易于過早地辨識(shí)到于接下來的時(shí)序周期才會(huì)來到的一轉(zhuǎn)變，而所述領(lǐng)先時(shí)序易于錯(cuò)過于目前的時(shí)脈周期中正在發(fā)生的一轉(zhuǎn)變。
[0126]如前所述，VRl是用來辨識(shí)一高至低轉(zhuǎn)變;一較高的VRl的值可導(dǎo)致辨識(shí)到一高至低轉(zhuǎn)變的幾率較高。當(dāng)RD處于高電平但RDL處于低電平，這表示CK3正經(jīng)歷一高至低轉(zhuǎn)變，此時(shí)CK2并未經(jīng)歷此轉(zhuǎn)變，這也表示CK3過早地辨識(shí)到該高至低轉(zhuǎn)變，且此現(xiàn)象較常發(fā)生在VRl被設(shè)定較高時(shí)。在另一方面，當(dāng)RD處于低電平但RDE處于高電平，這表示CK2正經(jīng)歷一高至低轉(zhuǎn)變，此時(shí)CKl并未經(jīng)歷此轉(zhuǎn)變，這也表示CKl錯(cuò)過了該高至低轉(zhuǎn)變，且此現(xiàn)象較常發(fā)生在VRl被設(shè)定較低時(shí)。我們導(dǎo)入一第一電壓誤差指標(biāo)VEl，用來指示與高至低轉(zhuǎn)變相關(guān)聯(lián)的一誤差，其可代表過早地辨識(shí)譬該轉(zhuǎn)變或錯(cuò)過該轉(zhuǎn)變。為了說明簡潔，在后續(xù)說明中，該第一電壓誤差指標(biāo)VEl簡稱為VE1。于一實(shí)施例中，VEl被設(shè)為0，除了在以下二種情況下VEl必須被設(shè)為1:第一，當(dāng)RDE為高、RD為低以及RDL為低(亦即CKl錯(cuò)過了一高至低轉(zhuǎn)變)；以及第二，當(dāng)RDE為高、RD為高以及RDL為低(亦即CK3過早地辨識(shí)到一高至低轉(zhuǎn)變)。
[0127]如前所述，VRO是用來辨識(shí)一低至高轉(zhuǎn)變;一較低的VRO的值可導(dǎo)致辨識(shí)到一低至高轉(zhuǎn)變的幾率較高。當(dāng)RD為低但RDL為高，這表示CK3正經(jīng)歷一低至高轉(zhuǎn)變，此時(shí)CK2并未經(jīng)歷此轉(zhuǎn)變，這也表示CK3過早地辨識(shí)到該低至高轉(zhuǎn)變，且此現(xiàn)象較常發(fā)生在VRO被設(shè)定較低時(shí)。在另一方面，當(dāng)RD為高但RDE為低，這表示CK2正經(jīng)歷一低至高轉(zhuǎn)變，此時(shí)CKl并未經(jīng)歷此轉(zhuǎn)變，這也表示CKl錯(cuò)過了該低至高轉(zhuǎn)變，且此現(xiàn)象較常發(fā)生在VRO被設(shè)定較高時(shí)。我們導(dǎo)入一第二電壓誤差指標(biāo)VEO，用來指示與低至高轉(zhuǎn)變相關(guān)聯(lián)的一誤差，其可代表過早地辨識(shí)到該轉(zhuǎn)變或錯(cuò)過該轉(zhuǎn)變。為了說明簡潔，在后續(xù)說明中，該第二電壓誤差指標(biāo)VEO簡稱為VE0。于一實(shí)施例中，VEO被設(shè)為O，除了在以下二種情況下VEO必須被設(shè)為1:第一，當(dāng)RDE為低、RD為低以及RDL為高(亦即CK3過早地辨識(shí)到一低至高轉(zhuǎn)變)；以及第二，當(dāng)RDE為低、RD為高以及RDL為高(亦即CKl錯(cuò)過了一低至高轉(zhuǎn)變)。
[0128]盡管VEl與VEO為實(shí)用的指標(biāo)，用來分別做為直接調(diào)整VRl與VRO的依據(jù)仍有不足。我們導(dǎo)入一第一誤差計(jì)數(shù)值ECl，是通過加總1024個(gè)時(shí)脈中的VEl來得到。我們也導(dǎo)入一第二誤差計(jì)數(shù)值ECO，是通過加總1024個(gè)時(shí)脈中的VEO來得到。我們導(dǎo)入一第一方向指標(biāo)DIRl，其是一二元信號(hào)具有二個(gè)可能的值I與-1，用來指示VRl是被增加或減少。我們也導(dǎo)入一第二方向指標(biāo)DIRO，其也是一二元信號(hào)具有二個(gè)可能的值I與-1，用來指示VRO是被增加或減少。我們進(jìn)一步導(dǎo)入一參數(shù)DV，其用來指示VRl或VRO的一增加改變量(incrementalchange)。
[0129]依據(jù)本發(fā)明的一實(shí)施例，圖3F顯示前述DSP單元350所使用的一演算法352，其用來執(zhí)行參考電壓的適應(yīng)性調(diào)整。所述演算法352包含下列步驟:
[0130]步驟352A:初始化VR1、VR0、DIR1 與 DIR0。
[0131]步驟352B:等待1024個(gè)時(shí)脈周期以待時(shí)序回復(fù)操作穩(wěn)定(settle)，例如使用圖3D的演算法351。
[0132]步驟352C:等待1024個(gè)時(shí)脈周期以待ECl與ECO被計(jì)算出來。
[0133]步驟352D:分別將ECl與ECO儲(chǔ)存為PECl與PECO。此處PECl是在VRl的適應(yīng)性調(diào)整之前的ECl的值(S卩ECl的一先前值)，而PECO是在VRO的適應(yīng)性調(diào)整之前的ECO的值(S卩ECO的一先前值)。
[0134]步驟352E:分別依據(jù)DIRl與DIRO更新VRl與VR0。若DIRl為I，我們增加VRl (即提高VRl達(dá)DV);否則我們減少VRl (即降低VRl達(dá)DV)。若DIRO為I，我們增加VR0(即提高VRO達(dá)DV);否則我們減少VRO(即降低VRO達(dá)DV) JV在此為一參數(shù)，用來指示VRl或VRO的一增加改變量，如前所述。
[0135]步驟352F:等待1024個(gè)時(shí)脈周期以待時(shí)序回復(fù)操作穩(wěn)定，例如使用圖3D的演算法351。
[0136]步驟352G:等待1024個(gè)時(shí)脈周期以待ECl與ECO被計(jì)算出來。
[0137]步驟352H:檢查是否ECl大于PECl，若是，執(zhí)行步驟3521;否則執(zhí)行步驟352J。
[0138]步驟3521:反轉(zhuǎn)DIRl。這是表示若DIRl目前為I，DIR1會(huì)被改變?yōu)?1;否則改變?yōu)镮。
[0139]步驟352J:檢查是否ECO大于PECO，若是，執(zhí)行步驟352K ；否則執(zhí)行步驟352D。
[0140]步驟352K:反轉(zhuǎn)DIR0，然后回到步驟352D。這是表示若DIRO目前為1，DIR0會(huì)被改變?yōu)?1;否則改變?yōu)镮。
[0141]一旦進(jìn)入步驟352D，此演算法352即處于一參考電壓適應(yīng)性調(diào)整回路352Z，其中該演算法會(huì)以一閉回路的方式重復(fù)地調(diào)整VRl與VRO，藉此將ECl與ECO最小化，其表示VRl與VRO均被最佳地設(shè)置。若VRl的一適應(yīng)性調(diào)整操作導(dǎo)致一較小(較大)的ECl，其表示該適應(yīng)性調(diào)整是朝向正確(錯(cuò)誤)方向，因此我們必須保持(反轉(zhuǎn))此調(diào)整方向并再次調(diào)整。同樣地，若VRO的一適應(yīng)性調(diào)整操作導(dǎo)致一較小(較大)的EC0，其表示該適應(yīng)性調(diào)整是朝向正確(錯(cuò)誤)方向，因此我們必須保持(反轉(zhuǎn))此調(diào)整方向并再次調(diào)整。通過上述方式，VRl與VRO被適應(yīng)性地調(diào)整以最大化RDE、RD與RDL之間的一致性(consistencies)。
[0142]值得注意的是所述DSP單元350是工作于CK3的時(shí)脈域，因此時(shí)脈周期在此是指CK3的時(shí)脈周期。
[0143]值得注意的是「1024個(gè)時(shí)脈周期」于演算法352中僅是非限制性的例子。若我們選用較多(較少)個(gè)時(shí)脈周期，該參考電壓適應(yīng)性調(diào)整會(huì)變得較慢(快)，但對噪聲較不(較)敏感。此外，等待時(shí)脈回復(fù)操作穩(wěn)定所用的時(shí)脈周期的數(shù)目與等待ECl與ECO被算出來所用的時(shí)脈周期數(shù)目并無必要相同。
[0144]于一實(shí)施例中，VRl與VRO的產(chǎn)生是分別通過使用一第一 DAC(數(shù)字至模擬轉(zhuǎn)換器)與一第二DAC，于此例中，我們通過適應(yīng)性地調(diào)整一第一數(shù)字碼與一第二數(shù)字碼來適應(yīng)性地調(diào)整VRl與VR0，所述第一數(shù)字碼控制該第一 DAC，所述第二數(shù)字碼控制該第二 DAC。數(shù)字至模擬轉(zhuǎn)換器為現(xiàn)有的現(xiàn)有技術(shù)，因此細(xì)節(jié)在此不予贅述。
[OH5] 于一實(shí)施例中，VRl與VRO是以一離線方式(offline manner)被預(yù)先決定，而非動(dòng)態(tài)地被圖2A的CDR單元235適應(yīng)性地調(diào)整，此實(shí)施例適合某些應(yīng)用，其傳輸路徑的特性(例如寄生電容、該傳輸線220的長度等等)被事先得知且VRl與VRO的最佳值可被事先決定，從而無需圖2A的CDR單元235來動(dòng)態(tài)地對VRl與VRO的值做適應(yīng)性的調(diào)整。于一實(shí)施例中，圖2A的邏輯傳輸系統(tǒng)200是一 DDR(雙倍數(shù)據(jù)率)SDRAM(同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)系統(tǒng)的一部分。
[0146]于一非限制性的實(shí)施例中，前述來源數(shù)據(jù)SD的數(shù)據(jù)率為2500百萬位元/秒(Mb/s);Z0為50歐姆(Ohm); V2是介于0.4伏特與I伏特之間；VT是0.7伏特;VRl的一初始值為0.8伏特;VRO的一初始值為0.6伏特;DV(即VRl與VRO的一增加改變量)是10微伏(mV);以及Δ (CKl與CK2之間的時(shí)間差，也是CK2與CK3之間的時(shí)間差)是150皮秒(ps)。
[0147]用語「單元」于本說明書中偶爾被使用，例如CDR單元與DSP單元。本領(lǐng)域人士可以了解該用語「單元」于本說明書中通常用來指電子電路，且能進(jìn)一步認(rèn)識(shí)到一電路可能是具有離散部件(discrete components)的一電路、一特殊應(yīng)用集成電路(appl icat 1nspecific integrated circuit)、或一通用電路(general purpose circuit)具有一處理器與存儲(chǔ)器，當(dāng)載入可執(zhí)行碼時(shí)該通用電路可被特別地設(shè)定。
[0148]雖然本發(fā)明的實(shí)施例如上所述，然而該些實(shí)施例并非用來限定本發(fā)明，本技術(shù)領(lǐng)域技術(shù)人員可依據(jù)本發(fā)明的明示或隱含的內(nèi)容對本發(fā)明的技術(shù)特征施以變化，凡此種種變化均可能屬于本發(fā)明所尋求的專利保護(hù)范疇，換言之，本發(fā)明的專利保護(hù)范圍須視本說明書的權(quán)利要求所界定者為準(zhǔn)。
【主權(quán)項(xiàng)】
1.一用于檢測邏輯信號(hào)的裝置，包含: 一驅(qū)動(dòng)器，用來接收一來源數(shù)據(jù)以及于一第一節(jié)點(diǎn)輸出一第一電壓； 一傳輸線，具有一特性阻抗，用來耦接該第一節(jié)點(diǎn)與一第二節(jié)點(diǎn)； 一三點(diǎn)三階分割器，用來于該第二節(jié)點(diǎn)接收一第二電壓，以及用來依據(jù)一第一參考電壓、一第二參考電壓、一第一時(shí)脈、一第二時(shí)脈以及一第三時(shí)脈輸出一第一三元信號(hào)、一第二二兀?目號(hào)以及一第二二兀?目號(hào)；以及 一時(shí)脈數(shù)據(jù)回復(fù)單元，用來接收一參考時(shí)脈、該第一三元信號(hào)、該第二三元信號(hào)以及該第三三元信號(hào)，并輸出一回復(fù)數(shù)據(jù)、該第一參考電壓、該第二參考電壓、該第一時(shí)脈、該第二時(shí)脈以及該第三時(shí)脈。2.如權(quán)利要求1所述的裝置，其中該時(shí)脈數(shù)據(jù)回復(fù)單元包含: 一延遲鏈，用來接收該參考時(shí)脈，以及用來依據(jù)一第一延遲碼、一第二延遲碼以及一第三延遲碼分別輸出該第一時(shí)脈、該第二時(shí)脈以及該第三時(shí)脈； 一解析電路，用來接收該第一三元信號(hào)、該第二三元信號(hào)以及該第三三元信號(hào)，并用來輸出該回復(fù)數(shù)據(jù)、一第一替代回復(fù)數(shù)據(jù)以及一第二替代回復(fù)數(shù)據(jù)；以及 一數(shù)字信號(hào)處理單元，用來接收該回復(fù)數(shù)據(jù)、該第一替代回復(fù)數(shù)據(jù)以及該第二替代回復(fù)數(shù)據(jù)，并用來輸出該第一延遲碼、該第二延遲碼、該第三延遲碼、該第一參考電壓以及該第二參考電壓。3.如權(quán)利要求2所述的裝置，其中該數(shù)字信號(hào)處理單元適應(yīng)性地調(diào)整該第一延遲碼、該第二延遲碼以及該第三延遲碼，藉此該第一替代回復(fù)數(shù)據(jù)與該第二替代回復(fù)數(shù)據(jù)有相同幾率與該回復(fù)數(shù)據(jù)吻合。4.如權(quán)利要求2所述的裝置，其中該數(shù)字信號(hào)處理單元適應(yīng)性地調(diào)整該第一參考電壓，藉此當(dāng)該回復(fù)數(shù)據(jù)于一先前時(shí)脈周期內(nèi)為一第一邏輯狀態(tài)時(shí)，該第一替代回復(fù)數(shù)據(jù)與該第二替代回復(fù)數(shù)據(jù)有相同幾率與該回復(fù)數(shù)據(jù)吻合。5.如權(quán)利要求4所述的裝置，其中該數(shù)字信號(hào)處理單元適應(yīng)性地調(diào)整該第二參考電壓，藉此當(dāng)該回復(fù)數(shù)據(jù)于該先前時(shí)脈周期內(nèi)為一第二邏輯狀態(tài)時(shí)，該第一替代回復(fù)數(shù)據(jù)與該第二替代回復(fù)數(shù)據(jù)有相同幾率與該回復(fù)數(shù)據(jù)吻合。6.如權(quán)利要求2所述的裝置，其中該第一參考電壓與該第二參考電壓分別由一第一數(shù)字至模擬轉(zhuǎn)換器以及一第二數(shù)字至模擬轉(zhuǎn)換器所產(chǎn)生。7.—種用于檢測邏輯信號(hào)的方法，包含: 接收一來源數(shù)據(jù)； 依據(jù)該來源數(shù)據(jù)于一第一節(jié)點(diǎn)驅(qū)動(dòng)一第一電壓； 經(jīng)由一傳輸線傳播該第一電壓至一第二節(jié)點(diǎn)以建立一第二電壓，其中該傳輸線具有一特性阻抗； 通過一分流電阻分流該第二節(jié)點(diǎn)，其中該分流電阻的阻抗等同于該特性阻抗； 基于比較該第二電壓與一第一參考電壓以及比較該第二電壓與一第二參考電壓，依據(jù)一第一時(shí)脈、一第二時(shí)脈以及一第三時(shí)脈將該第二電壓分別分割為一第一三元信號(hào)、一第二二兀?目號(hào)以及一第二二兀?目號(hào); 基于分析該第一三元信號(hào)、該第二三元信號(hào)以及該第三三元信號(hào)，解析一回復(fù)數(shù)據(jù)、一第一替代回復(fù)數(shù)據(jù)以及一第二替代回復(fù)數(shù)據(jù)；以及 依據(jù)該回復(fù)數(shù)據(jù)、該第一替代回復(fù)數(shù)據(jù)以及該第二替代回復(fù)數(shù)據(jù)之間的一關(guān)系，適應(yīng)性地調(diào)整該第一參考電壓、該第二參考電壓、該第一時(shí)脈、該第二時(shí)脈以及該第三時(shí)脈。8.如權(quán)利要求7所述的方法，其中該第一時(shí)脈、該第二時(shí)脈以及該第三時(shí)脈被適應(yīng)性地調(diào)整，藉此該第一替代回復(fù)數(shù)據(jù)以及該第二替代回復(fù)數(shù)據(jù)有相同幾率與該回復(fù)數(shù)據(jù)吻合。9.如權(quán)利要求7所述的方法，其中該第一參考電壓被適應(yīng)性地調(diào)整，藉此當(dāng)該回復(fù)數(shù)據(jù)于一先前時(shí)脈周期內(nèi)為一第一邏輯狀態(tài)時(shí)，該第一替代回復(fù)數(shù)據(jù)以及該第二替代回復(fù)數(shù)據(jù)有相同幾率與該回復(fù)數(shù)據(jù)吻合。10.如權(quán)利要求7所述的方法，其中該第二參考電壓被適應(yīng)性地調(diào)整，藉此當(dāng)該回復(fù)數(shù)據(jù)于該先前時(shí)脈周期內(nèi)為一第二邏輯狀態(tài)時(shí)，該第一替代回復(fù)數(shù)據(jù)以及該第二替代回復(fù)數(shù)據(jù)有相同幾率與該回復(fù)數(shù)據(jù)吻合。
【文檔編號(hào)】H03K19/0175GK105958993SQ201610133803
【公開日】2016年9月21日
【申請日】2016年3月9日
【發(fā)明人】周格至, 林嘉亮
【申請人】瑞昱半導(dǎo)體股份有限公司