一種基于cnfet的單邊沿脈沖信號發(fā)生器的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種脈沖信號發(fā)生器，尤其是涉及一種基于CNFET的單邊沿脈沖信號 發(fā)生器。
【背景技術(shù)】
[0002] 觸發(fā)器作為時序電路的基礎(chǔ)，通常占電路功耗的20% -50%，高性能觸發(fā)器有利 于加快集成電路速率，降低電路功耗。脈沖式觸發(fā)器相比主從型觸發(fā)器可以有效降低電路 間的延遲，單閂鎖結(jié)構(gòu)也大大簡化了電路設(shè)計(jì)。顯性脈沖式觸發(fā)器是由一個獨(dú)立的脈沖信 號發(fā)生器和鎖存器構(gòu)成。脈沖信號發(fā)生器作為單獨(dú)部分可以與多個顯性脈沖式觸發(fā)器共享 脈沖信號，從而有效地節(jié)省硬件開銷降低大規(guī)模電路功耗。顯性脈沖式觸發(fā)器中脈沖信號 發(fā)生器的設(shè)計(jì)將會影響到顯性脈沖式觸發(fā)器的綜合性能。然而現(xiàn)有文獻(xiàn)往往注重的是對鎖 存器的研究而對脈沖信號發(fā)生器的研究較為缺乏，傳統(tǒng)的脈沖信號發(fā)生器在功耗，速度等 方面的表現(xiàn)并不理想。
[0003] 集成電路的發(fā)展遵循著摩爾定律，但隨著芯片設(shè)計(jì)進(jìn)入深亞微米階段，M0S管工 藝開始逼近其物理極限，集成電路設(shè)計(jì)領(lǐng)域面臨著許多新的挑戰(zhàn)：比如短溝道效應(yīng)，光刻 技術(shù)，高的泄漏電流，薄氧化層隧穿效應(yīng)等。因此，發(fā)展新型電子器件及其低功耗電路已 成為目前研究領(lǐng)域的熱點(diǎn)，如單電子晶體管，雙門浮柵晶體管，CNFET管（CarbonNanotube FieldEffectTransistor，碳納米管場效應(yīng)晶體管）等新器件大量涌現(xiàn)。其中CNFET管 是一種新型的低功耗高性能器件，它良好的電學(xué)和化學(xué)特性吸引了不少電子設(shè)計(jì)者的興 趣.將CNFET應(yīng)用到低功耗集成電路芯片中，不僅能增強(qiáng)器件的性能，而且還豐富了微小 面積芯片的功能，目前利用CNFET設(shè)計(jì)的低功耗邏輯電路也大量涌現(xiàn)。
[0004] 文南犬《DesignoflowpowerandHighperformancePulseFlip-flop》， 《Structureanddesignmethodforpulse-triggeredflip-flopatswitchlevelAn explicit-pulseddouble-edgetriggeredJKflip-flop》中米用M0S管設(shè)計(jì)的單邊沿脈 沖信號發(fā)生器是一種結(jié)構(gòu)簡單，且性能優(yōu)秀的脈沖信號發(fā)生器，其電路圖如圖1所示。分 析圖1所示電路可知，該單邊沿脈沖信號發(fā)生器用一個接地的PM0S管對節(jié)點(diǎn)Y進(jìn)行充放 電，用反相器來產(chǎn)生延時的時鐘信號clkl后再通過信號競爭在時鐘上升沿產(chǎn)生窄脈沖信 號cklp輸出。分析該單邊沿脈沖信號發(fā)生器可知，柵極接地的PM0S管Ml是一直導(dǎo)通的， 在放電路徑導(dǎo)通時就會形成從電源VDD至地的短路路徑，增加了短路功耗，由此導(dǎo)致該單 邊沿脈沖信號發(fā)生器的功耗增高，并且由于其采用M0S管設(shè)計(jì)，受M0S管本身特性的局限， 其速度也較低。
[0005] 鑒此，利用CNFET管來設(shè)計(jì)一種基于CNFET的單邊沿脈沖信號發(fā)生器提高單邊沿 脈沖信號發(fā)生器的速度、降低單邊沿脈沖信號發(fā)生器的功耗，對于脈沖式觸發(fā)器的高速低 功耗設(shè)計(jì)具有重要意義。

【發(fā)明內(nèi)容】

[0006] 本發(fā)明所要解決的技術(shù)問題是提供一種高速低功耗的基于CNFET的單邊沿脈沖 信號發(fā)生器。
[0007] 本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為：一種基于CNFET的單邊沿脈沖信 號發(fā)生器，包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、 第六CNFET管和第七CNFET管，所述的第一CNFET管、所述的第三CNFET管和所述的第六 CNFET管為P型CNFET管，所述的第二CNFET管、所述的第四CNFET管、所述的第五CNFET管 和所述的第七CNFET管為N型CNFET管；
[0008] 所述的第一CNFET管的源極、所述的第一CNFET管的襯底、所述的第三CNFET管 的襯底、所述的第六CNFET管的源極和所述的第六CNFET管的襯底均接入電源，所述的第 一CNFET管的柵極、所述的第二CNFET管的柵極、所述的第三CNFET管的源極和所述的第四 CNFET管的柵極連接且其連接端為所述的基于CNFET的單邊沿脈沖信號發(fā)生器的信號輸入 端，所述的第一CNFET管的漏極、所述的第二CNFET管的漏極、所述的第三CNFET管的柵極 和所述的第五CNFET管的柵極連接，所述的第三CNFET管的漏極、所述的第四CNFET管的漏 極、所述的第六CNFET管的柵極和所述的第七CNFET管的柵極連接，所述的第四CNFET管的 源極和所述的第五CNFET管的漏極連接，所述的第六CNFET管的漏極和所述的第七CNFET 管的漏極連接且其連接端為所述的基于CNFET的單邊沿脈沖信號發(fā)生器的信號輸出端，所 述的第二CNFET管的源極、所述的第二CNFET管的襯底、所述的第四CNFET管的襯底、所述 的第五CNFET管的源極、所述的第五CNFET管的襯底、所述的第七CNFET管的源極和所述的 第七CNFET管的襯底均接地。
[0009] 所述的第一CNFET管、所述的第二CNFET管、所述的第六CNFET管和所述的第七 CNFET管為管徑為0. 398nm的CNFET管，所述的第三CNFET管、所述的第四CNFET管和所述 的第五CNFET管為管徑為0. 293nm的CNFET管。該結(jié)構(gòu)中，管徑大的CNFET閾值高，提供更 多的反向信號的延遲時間，從而增加脈沖寬度與幅度，提升驅(qū)動能力，管徑小的CNFET閾值 低，提升電路速度。
[0010]與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于在基于CNFET的單邊沿脈沖信號發(fā)生器的信 號輸入端接入輸入信號時，第一CNFET管的漏極、第二CNFET管的漏極、第三CNFET管的柵 極和第五CNFET管的柵極的連接節(jié)點(diǎn)處生成的信號為輸入信號的反相信號，輸入信號和第 一CNFET管的漏極、第二CNFET管的漏極、第三CNFET管的柵極和第五CNFET管的柵極的連 接節(jié)點(diǎn)處生成的信號控制基于CNFET的單邊沿脈沖信號發(fā)生器內(nèi)部節(jié)點(diǎn)的充放電路徑，使 充放電路徑交替導(dǎo)通來生成脈沖信號；當(dāng)輸入信號為低電平（即〇)時，輸入信號的反相信 號為高電平（即1)，此時第三CNFET管和第四CNFET管截止，第五CNFET管導(dǎo)通，第四CNFET 管的源極和第五CNFET管的漏極的連接節(jié)點(diǎn)處電平下拉為0,基于CNFET的單邊沿脈沖信 號發(fā)生器的信號輸出端輸出低電平；當(dāng)輸入信號由低電平（即0)跳變?yōu)楦唠娖剑?)時， 由于第一CNFET管和第二CNFET管的作用，第一CNFET管的漏極、第二CNFET管的漏極、第 三CNFET管的柵極和第五CNFET管的柵極的連接節(jié)點(diǎn)處生成的信號相對于輸入信號存在短 暫延時，第四CNFET管先于第三CNFET管導(dǎo)通，第三CNFET管的漏極、第四CNFET管的漏極、 第六CNFET管的柵極和第七CNFET管的柵極的連接節(jié)點(diǎn)處電壓先被下拉為低電平0,此時 基于CNFET的單邊沿脈沖信號發(fā)生器的信號輸出端輸出高電平；短暫延時后，第三CNFET管 導(dǎo)通，第五CNFET管截止，第三CNFET管的漏極、第四CNFET管的漏極、第六CNFET管的柵極 和第七CNFET管的柵極的連接節(jié)點(diǎn)被充為高電平，此時基于CNFET的單邊沿脈沖信號發(fā)生 器的信號輸出端的電平被下拉為低電平，形成一個窄脈沖信號；當(dāng)輸入信號為高電平1時， 第三CNFET管導(dǎo)通，第五CNFET管截止，第三CNFET管的漏極、第四CNFET管的漏極、第六 CNFET管的柵極和第七CNFET管的柵極的連接節(jié)點(diǎn)為高電平，此時基于CNFET的單邊沿脈沖 信號發(fā)生器的信號輸出端的輸出信號為低電平；由此本發(fā)明的基于CNFET的單邊沿脈沖信 號發(fā)生器的充放電路徑是交替導(dǎo)通的，在工作時不存在短路路徑，從而節(jié)省了短路功耗，并 且由于CNFET管本身的高速低功耗特性，相對于現(xiàn)有的單邊沿脈沖信號發(fā)生器速度大幅提 升，功耗大幅下降。
【附圖說明】
[0011] 圖1為現(xiàn)有技術(shù)的采用M0S管設(shè)置的單邊沿脈沖信號發(fā)生器的電路圖；
[0012] 圖2為本發(fā)明的基于CNFET的單邊沿脈沖信號發(fā)生器的電路圖；
[0013] 圖3為本發(fā)明的基于CNFET的單邊沿脈沖信號發(fā)生器的功能仿真圖；
[0014] 圖4為本發(fā)明的基于CNFET的單邊沿脈沖信號發(fā)生器的能耗圖。
【具體實(shí)施方式】
[0015] 以下結(jié)合附圖實(shí)施例對本發(fā)明作進(jìn)一步詳細(xì)描述。
[0016] 實(shí)施例一：如圖2所示，一種基于CNFET的單邊沿脈沖信號發(fā)生器，包括第一 CNFET管N1、第二CNFET管N2、第三CNFET管N3、第四CNFET管N4、第五CNFET管N5、第六 CNFET管N6和第七CNFET管N7,第一CNFET管N1、第三CNFET管N3和第六CNFET管N6為 P型CNFET管，第二CNFET管N2、第四CNFET管N4、第五CNFET管N5和第七CNFET管N7為 N型CNFET管；第一CNFET管N1的源極、第一CNFET管N1的襯底、第三CNFET管N3的襯底、 第六CNFET管N6的源極和第六CNFET管N6的襯底均接入電源VDD，第一CNFET管N1的柵 極、第二CNFET管N2的柵極、第三CNFET管N3的源極和第四CNFET管N4的柵極連接且其連 接端為基于CNFET的單邊沿脈沖信號發(fā)生器的信號輸入端，第一CNFET管N1的漏極、第二 CNFET管N2的漏極、第三CNFET管N3的柵極和第五CNFET管N5的柵極連接，第三CNFET管 N3的漏極、第四CNFET管N4的漏極、第六CNFET管N6的柵極和第七CNFET管N7的柵極連 接，第四CNFET管N4的源極和第五CNFET管N5的漏極連接，第六CNFET管N6的漏極和第 七CNFET管N7的漏極連接且其連接端為基于CNFET的單邊沿脈沖信號發(fā)生器的信號輸出 端，第二CNFET管N2的源極、第二CNFET管N2的襯底、第四CNFET管N4的襯底、第五CNFET 管N5的源極、第五CNFET管N5的襯底、第七CNFET管N7的源極和第七CNFET管N7的襯底 均接地。
[0017] 本發(fā)明的基于CNFET的單邊沿脈沖信號發(fā)生器的工作過程為：基于CNFET的單 邊沿脈沖信號發(fā)生器的信號輸入端接入的輸入信號記為in，in的反相信號記為第一 CNFET管的漏極、第二CNFET管的漏極、第三CNFET管的柵極和第五CNFET管的柵極的連接 節(jié)點(diǎn)A處生成的信號為輸入信號的反相信