專利名稱：數(shù)字脈沖信號發(fā)生器的制作方法
技術(shù)領域：
本實用新型涉及的是一種數(shù)字脈沖信號發(fā)生器，屬于脈沖信號發(fā)生器技術(shù)領域。
背景技術(shù)：
數(shù)字脈沖信號發(fā)生器是一種脈沖周期、脈寬、延時、輸出幅度以及直流偏移量都可調(diào)節(jié)的基礎儀器，現(xiàn)有的儀器要么采用波段開關加細調(diào)電位器調(diào)節(jié)性能參數(shù)的模擬方法，脈沖輸出往往不夠精確，很多時候往往要借助更高級別儀器來測量。要么采用數(shù)字技術(shù)，但是在高速或者小數(shù)的情況下，會使輸出信號很不穩(wěn)定，使得使用起來很不可靠。故一種簡單穩(wěn)定且方便的數(shù)字脈沖信號發(fā)生器是很有實用價值的。
發(fā)明內(nèi)容本實用新型提出的是一種數(shù)字脈沖信號發(fā)生器，運用DDS技術(shù)和數(shù)字脈沖信號發(fā)生器相結(jié)合，克服現(xiàn)有數(shù)字脈沖信號發(fā)生器輸出穩(wěn)定性能的缺陷，以更加簡單電路實現(xiàn)數(shù)字式脈沖信號發(fā)生器，旨在克服現(xiàn)有儀器所存在的缺陷，使得數(shù)字脈沖信號發(fā)生器變得實用簡單可靠。本實用新型的技術(shù)解決方案:其結(jié)構(gòu)包括FPGA、濾波器、偏置器、放大器、高分辨彩色液晶顯不屏、DSP微處理器,其中DSP微處理器的第一信號輸出/輸入端與FPGA的信號輸入/輸出端對應相接，DSP微處理器的第二信號輸出/輸入端與鍵盤的信號輸入/輸出端對應相接，F(xiàn)PGA的第一信號輸出端連接第一濾波器的信號輸入端,第一濾波器的信號輸出端連接第一衰減器的信號輸入端，第一衰減器的信號輸出端與第一偏置器的信號輸出端連接第一放大器的信號輸入端，F(xiàn)PGA的第二信號輸出端連接第二濾波器的信號輸入端，第二濾波器的信號輸出端連接第二衰減器的信號輸入端，第二衰減器的信號輸出端與第二偏置器的信號輸出端連接第一放大器的信號輸入端，F(xiàn)PGA的第一信號輸入端接參考源的信號輸出端；DSP微處理器的信號輸出端接高分辨彩色液晶顯示屏的信號輸入端。本實用新型的優(yōu)點:采用高性能DSP進行控制、計算，采用大規(guī)模集成電路和FPGA器件構(gòu)建等精度計數(shù)器對輸出脈沖信號的脈沖周期、脈沖脈寬、脈沖延等進行運算定標輸出，采用高速DSP處理器進行控制以及彩屏顯示，脈沖寬度分辨達到1ns，設置簡單，圖形化處理，直觀可見。單片F(xiàn)PGA實現(xiàn)，圖形化顯示，數(shù)字技術(shù)，電路簡單，性能穩(wěn)定可靠，成本節(jié)約，功能完善，使用方便友好。

附圖1是數(shù)字脈沖信號發(fā)生器的結(jié)構(gòu)示意圖。
具體實施方式
對照附圖，其結(jié)構(gòu)包括FPGA、濾波器、偏置器、放大器、高分辨彩色液晶顯示屏、DSP微處理器，其中DSP微處理器的第一信號輸出/輸入端與FPGA的信號輸入/輸出端對應相接,DSP微處理器的第二信號輸出/輸入端與鍵盤的信號輸入/輸出端對應相接，F(xiàn)PGA的第一信號輸出端連接第一濾波器的信號輸入端，第一濾波器的信號輸出端連接第一衰減器的信號輸入端，第一衰減器的信號輸出端與第一偏置器的信號輸出端連接第一放大器的信號輸入端，F(xiàn)PGA的第二信號輸出端連接第二濾波器的信號輸入端,第二濾波器的信號輸出端連接第二衰減器的信號輸入端，第二衰減器的信號輸出端與第二偏置器的信號輸出端連接第一放大器的信號輸入端，F(xiàn)PGA的第一信號輸入端接參考源的信號輸出端；DSP微處理器的信號輸出端接高分辨彩色液晶顯示屏的信號輸入端。上述FPGA是一塊可編程邏輯芯片，本機使用的是ALTERA的EP2C8Q208，運用硬件描述語言VHDL進行編程，F(xiàn)PGA芯片內(nèi)部邏輯結(jié)構(gòu)主要有DDS核心、鎖相環(huán)路、脈沖信號發(fā)生器電路等組成。當儀器設置到脈沖輸出時，首先根據(jù)用戶設置的脈沖周期，寬度和脈沖延遲等進行運算得出相關頻率，設置FPGA內(nèi)部的DDS信號源產(chǎn)生對應頻率，然后送入FPGA內(nèi)部鎖相環(huán)，倍頻輸出相關高速時鐘信號給脈沖信號發(fā)生器，脈沖信號發(fā)生器根據(jù)輸入的時鐘信號產(chǎn)生周期、脈寬、延遲等可調(diào)的脈沖信號經(jīng)過直流電平合成，衰減，放大等電路得到最后用戶需要的周期、脈寬、延遲、幅度、直流偏移可調(diào)的脈沖信號。脈沖周期的長度根據(jù)脈沖信號發(fā)生器內(nèi)部的數(shù)據(jù)位數(shù)決定，脈沖寬度的設置最小寬度由鎖相環(huán)輸出的高速時鐘信號以及后級放大器帶寬來決定，最小分辨由時鐘頻率決定，本機內(nèi)部時鐘達到1GHz，故最小分辨為Ins。由于本機的所有參數(shù)都是用戶設置，理論在保證參考源的準確穩(wěn)定的情況下，可以做到完全無誤差，結(jié)合圖形化顯示操作界面給用戶使用帶來了更加穩(wěn)定可靠的體驗?？梢钥吹秸麄€數(shù)字脈沖信號發(fā)生器實現(xiàn)簡單，高效，可以預期的是成本的下降，使用的方便，性能指標得到大大提高。
權(quán)利要求1.數(shù)字脈沖信號發(fā)生器，其特征是包括FPGA、濾波器、偏置器、放大器、高分辨彩色液晶顯不屏、DSP微處理器,其中DSP微處理器的第一信號輸出/輸入端與FPGA的信號輸入/輸出端對應相接，DSP微處理器的第二信號輸出/輸入端與鍵盤的信號輸入/輸出端對應相接，F(xiàn)PGA的第一信號輸出端連接第一濾波器的信號輸入端,第一濾波器的信號輸出端連接第一衰減器的信號輸入端，第一衰減器的信號輸出端與第一偏置器的信號輸出端連接第一放大器的信號輸入端，F(xiàn)PGA的第二信號輸出端連接第二濾波器的信號輸入端,第二濾波器的信號輸出端連接第二衰減器的信號輸入端，第二衰減器的信號輸出端與第二偏置器的信號輸出端連接第二放大器的信號輸入端，F(xiàn)PGA的第一信號和第二信號輸入端同時接參考源的信號輸出端；DSP微處理器的信號輸出端接高分辨彩色液晶顯示屏的信號輸入端。
專利摘要本實用新型數(shù)字脈沖信號發(fā)生器，結(jié)構(gòu)是DSP微處理器的第一信號輸出/輸入端與FPGA的信號輸入/輸出端對應相接，DSP微處理器的第二信號輸出/輸入端與鍵盤的信號輸入/輸出端對應相接，F(xiàn)PGA的信號輸出端、第一濾波器、第一衰減器、第一偏置器、第一放大器的信號輸入端串接，F(xiàn)PGA的第二信號輸出端、第二濾波器、第二衰減器、第二偏置器、第二放大器的信號輸入端串接，F(xiàn)PGA的第一信號和第二信號輸入端同時接參考的信號輸出端，DSP微處理器的輸出端接高分辨彩色液晶顯示屏的輸入端。優(yōu)點設置簡單，形化處理，直觀可見。單片F(xiàn)PGA實現(xiàn)，圖形化顯示，數(shù)字技術(shù)，電路簡單，性能穩(wěn)定可靠，成本低，功能完善，使用方便友好。
文檔編號H03K3/02GK203014763SQ201320016500
公開日2013年6月19日 申請日期2013年1月14日 優(yōu)先權(quán)日2013年1月14日
發(fā)明者秦祥福, 吳傳信, 金蓉, 劉華強 申請人:南京新聯(lián)電訊儀器有限公司