。而由于管子尺寸很小，飽和導(dǎo)通電流很小，故亞閾值狀態(tài)的電流極低，約低于飽和導(dǎo)通弱電流幾個數(shù)量級，相當于截止狀態(tài)。
[0039]同理，第一輸入電壓Vinp高電平為高電平，且第二輸入電壓Vinn Vinn為低電平時，電流從第十PMOS管PlO的源級通過終端電阻流到第九PMOS管P9的源級，同時會有極小一部分電流通過第十PMOS管PlO流向第二限流電阻R2，因此第二限流電阻R2上的電壓仍為，此時第十PMOS管PlO是導(dǎo)通的。而此時加載在第九PMOS管P9上的柵源電壓為:
[0040]Vr2= V out(high)_Vth，
[0041]因此第九PMOS管P9要么工作于截止狀態(tài)或亞閾值狀態(tài)。而由于管子尺寸很小，飽和導(dǎo)通電流很小，故亞閾值狀態(tài)的電流極低，約低于飽和導(dǎo)通弱電流幾個數(shù)量級，相當于截止狀態(tài)?？傊?，第二限流電阻R2上采樣到的電壓為:
[0042]Vr2= V out (high) _Vth= V cm+Vod/2-Vth,
[0043]因此，使得第九PMOS管與第十PMOS管交替工作于飽和弱電流狀態(tài)和截止狀態(tài)。
[0044]在差模取樣電路204中，第^^一 PMOS管Pl I和第一限流電阻Rl以及第一運算放大器OPl構(gòu)成負反饋電路，用來補償采樣輸出為高電平(Vciutfrlgw)時所減去的閾值電壓(Vth)。其中第i^一 PMOS管Pll的尺寸與第九至第十PMOS管P9、P10的尺寸相同，也工作于弱電流狀態(tài)。由運算放大器的虛短虛斷可知:VR1= Vr2A1= R2，因此流過第^^一 PMOS管的電流與流過第九PMOS管和第十PMOS管中導(dǎo)通的那個管子的電流相等，因此閾值電壓也相等。故第一運算放大器OPl的輸出級電壓為11=￥1?1+￥^=￥。|11+￥。/，完成對差模的采樣過程。
[0045]在差模取樣電路204中，由于第九至第十PMOS管P9、PlO工作于弱電流狀態(tài)或者截止狀態(tài)，因此消耗的電流極小，不影響正常的信號輸出；其次可以通過減小第九至第十PMOS管P9、PlO的寬長比來達到弱電流狀態(tài)，可以避免使用超大的限流電阻；再次，該取樣過程是連續(xù)取樣的，可以實時調(diào)整差分輸出幅度，減小誤碼率。
[0046]反饋電路205包括PMOS電流鏡P6、P7、P8、NMOS電流鏡N5、N6、N7、N8以及第二運算放大器0P2。其中第二運算放大器0P2用來將采樣值與期望值進行比較，產(chǎn)生控制電壓，用來控制流過第六PMOS管的電流。第六至第七PMOS電流鏡管P6、P7和第五至第六NMOS電流鏡管N5、N6構(gòu)成電流減法電路；所述的第七至第八NMOS電流鏡N7、N8、第八PMOS電流鏡P8和第一參考電流源IREFl構(gòu)成電流加法電路。
[0047]若采樣值小于期望值，即輸出差模信號幅值偏低時，第二運算放大器0P2的輸出電平變大，流過第六PMOS管P6的電流減??；由電流減法電路知，流過第七PMOS管P7的電流變大；根據(jù)鏡像，流過第八PMOS管P8的電流也變大；根據(jù)電流加法電路，流過第七NMOS管N7的電流將變大，從而流過第三至第五PMOS管P3、P4、P5的電流以及第三至第四NMOS管N3、N4的電流均變大，最終流過終端電阻的電流變大，差模信號幅值升高，達到調(diào)整的目的。
[0048]若采樣值大于期望值，即輸出差模信號幅值偏高時，第二運算放大器0P2的輸出電平變小，流過第六PMOS管P6的電流增大；由電流減法電路知，流過第七PMOS管P7的電流變??；根據(jù)鏡像，流過第八PMOS管P8的電流也變??；根據(jù)電流加法電路，流過第七NMOS管N7的電流將變小，從而流過第三至第五PMOS管P3、P4、P5的電流以及第三至第四NMOS管N3、N4的電流均變小，最終流過終端電阻的電流變小，差模信號幅值降低，達到調(diào)整的目的。如圖2所示，負載阻抗在25 Ω?105Ω變化時，本實施例都能將其差分輸出幅值調(diào)回至 560mvo
[0049]反饋電路205中的電流減法電路決定了可調(diào)電阻范圍的下限值，因為流過第五NMOS管N5的電流為實際可調(diào)的最大電流；電流加法電路決定了可調(diào)電阻范圍的上限值，因為流過第七NMOS管N7的電流為所能提供的最小電流。本實施例中，所能提供給負載阻抗的總電流表達式為:
[0050]Iwork — k iIreFI+(k2l[!EF2_Ip6)，
[0051]因此當Iwork{nax)= kJREF1+k2IREF2時，Ip6= O ;當 I 耐k(nin)= k Jrefi時，k 2IREF2= IP6。
[0052]本發(fā)明的技術(shù)方案產(chǎn)生的有益效果如下:
[0053]1、通過采樣的電平與期望達到的穩(wěn)態(tài)高電平比較，控制流過終端負載的電流，從而穩(wěn)定單端輸出的高電平。整個電路是個負反饋結(jié)構(gòu)，能實時穩(wěn)定發(fā)送器的差分輸出，減小總線負載的影響。
[0054]2、本發(fā)明提供的差模反饋電路，在共模電壓穩(wěn)定的前提下，實時采樣單端信號的輸出穩(wěn)態(tài)高電平，與一般的開關(guān)電容米樣相比，沒有大信號的時鐘，噪聲以及干擾小。
[0055]3、本發(fā)明提供的差模反饋電路，由于對單端輸出高電平應(yīng)用反饋結(jié)構(gòu)，將會在一定范圍內(nèi)減小差模輸出的過沖。
[0056]4、本發(fā)明提供的差模反饋電路，通過電流加法電路和電流減法電路來確定阻抗可調(diào)的范圍。一方面可以確定發(fā)送器的可適用總線環(huán)境，另一方面可通過改變電流加法電路和電流減法電路的電流分配比例進行不同總線阻抗的擴展，靈活性強。
[0057]5、本發(fā)明提供的差模反饋電路，只需要在原有的電壓基準的基礎(chǔ)上增加一個電壓參考VREF和電流參考IREF2，并且不影響發(fā)送器的共模電壓，實現(xiàn)簡單，可植入性強，
[0058]上述實施例為本發(fā)明較佳的實施方式，但本發(fā)明的實施方式并不受上述實施例的限制，其他的任何未背離本發(fā)明的精神實質(zhì)與原理下所作的改變、修飾、替代、組合、簡化，均應(yīng)為等效的置換方式，都包含在本發(fā)明的保護范圍之內(nèi)。
【主權(quán)項】
1.一種差模反饋電路，包括: 發(fā)送器主體電路(203)，包括:第三、第四、第五PMOS管(P3、P4、P5)，第三、第四NMOS管(N3、N4)，以及由第一、第二 PMOS開關(guān)管(P1、P2)、第一、第二 NMOS開關(guān)管(N3、N4)和第一、第二負載電阻(RM1、RM2)組成的互補橋式開關(guān)管；其中，所述第三PMOS電流源管(P3)的漏端接電源電壓，第三NMOS電流源管(N3)的漏端接地，互補橋式開關(guān)管接在第三PMOS電流源管(P3)和第三NMOS電流源管(N7)的源端之間，第四PMOS電流鏡管(P4)和第四NMOS電流鏡管(N4)的源端相連，漏端分別接電源電壓和地，第五PMOS管的漏端接電源電壓，源端作為發(fā)送器主體電路(203)輸出端； 差模取樣電路(204)，包括:第九、第十、第^^一 PMOS電流鏡管(P9、P10、Pll)、第一運算放大器(OPl)、第一、第二電阻(Rl、R2);其中，第^^一 PMOS電流鏡管、第一運算放大器(OPl)以及第二電阻(R2)組成負反饋電路，第九、第十PMOS電流鏡管(P9、P10)的源端與所述負反饋電路的共模輸入端，漏端與所述互補橋式開關(guān)管的負載電阻并聯(lián)，第一運算放大器(OPl)的輸出端作為差模取樣電路(204)的輸出端； 反饋電路(205)，包括:第五、第六、第七、第八NMOS電流鏡管(N5、N6、N7、N8)，第六、第七、第八PMOS電流鏡管(P6、P7、P8)以及第二運算放大器(0P2);其中，所述第六、第七PMOS電流鏡管(P6、P7)、第五、第六NMOS電流鏡管(N5、N6)和第二參考電流源(Iref2)構(gòu)成電流減法電路；所述的第七、第八NMOS電流鏡(N7、N8)、第八PMOS電流鏡(P8)和第一參考電流源(Irefi)構(gòu)成電流加法電路；所述第二運算放大器(0P2)將差模取樣電路(204)的輸出與參考電壓(Vre)進行比較，其輸出端與第六PMOS電流鏡管的柵極相連。2.根據(jù)權(quán)利要求1所述的差模反饋電路，其特征在于，所述差模取樣電路(204)還包括:第一、第二濾波電阻(C1、C2)，其中， 所述第一濾波電阻連接在第九、第十PMOS電流鏡管(P9、P10)的源端與地之間；所述第二濾波電阻連接在第一運算放大器的輸出端與地之間。3.根據(jù)權(quán)利要求1所述的差模反饋電路，其特征在于，所述第九、第十、第十一PMOS電流鏡管(P9、P10、P11)具有相同的尺寸。4.根據(jù)權(quán)利要求1所述的差模反饋電路，其特征在于，所述第一、第二電阻(R1、R2)的電阻值相等。
【專利摘要】本發(fā)明提供了一種差模反饋電路，包括：發(fā)送器主體電路，包括：第三、第四、第五PMOS管，第三、第四NMOS管，以及由第一、第二PMOS開關(guān)管、第一、第二NMOS開關(guān)管和第一、第二負載電阻組成的互補橋式開關(guān)管；差模取樣電路，包括：第九、第十、第十一PMOS電流鏡管、第一運算放大器、第一、第二電阻；反饋電路，包括：第五、第六、第七、第八NMOS電流鏡管，第六、第七、第八PMOS電流鏡管以及第二運算放大器。本發(fā)明能解決MLVD發(fā)送器的負載阻抗受總線阻抗影響差分輸出幅度不穩(wěn)定問題。本發(fā)明的電路結(jié)構(gòu)簡單、實現(xiàn)容易，可提高發(fā)送器在總線應(yīng)用中阻抗變化的適應(yīng)能力，并且能減小輸出信號的過沖。
【IPC分類】H03K19/0175, H03F3/45
【公開號】CN105207660
【申請?zhí)枴緾N201510580691
【發(fā)明人】趙建中, 曹成成, 蔣見花, 劉海南, 周玉梅
【申請人】中國科學(xué)院微電子研究所
【公開日】2015年12月30日
【申請日】2015年9月11日