一種差模反饋電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及IC設(shè)計技術(shù)領(lǐng)域，具體涉及一種應(yīng)用于多點(diǎn)低壓差分信號發(fā)送器的差模反饋電路。
【背景技術(shù)】
[0002]隨著大數(shù)據(jù)時代的來臨，數(shù)據(jù)的快速處理以及高速傳輸成為關(guān)注的熱點(diǎn)。在這種大背景下，接口卻成為制約著數(shù)據(jù)高速傳輸?shù)钠款i。作為RS482在速度與功能上的升級，由TI 公司提出的MLVDS (Mult1-point Low-Voltage Differential Signaling，多點(diǎn)低壓差分信號)技術(shù)應(yīng)運(yùn)而生。MLVDS技術(shù)擁有LVDS技術(shù)傳輸速度高、抗噪聲能力強(qiáng)、功耗低、低電磁輻射等諸多優(yōu)點(diǎn)，并且能應(yīng)用于多點(diǎn)總線系統(tǒng)，完成多個驅(qū)動器與多個接收器之間的互相通?目O
[0003]2002年TI公司提出了一種從LVDS衍生的MLVDS技術(shù)，旨在解決多個發(fā)送器與多個接收器之間單一線路互聯(lián)的問題。因此，MLVDS多用于半雙工總線傳輸中。在總線應(yīng)用時，由于多分支以及總線熱插拔等因素的影響，MLVDS發(fā)送器的負(fù)載阻抗會產(chǎn)生變化，將低于或者高于標(biāo)稱值50 Ω。在現(xiàn)今多數(shù)LVDS發(fā)送器均采用電流模(CML)結(jié)構(gòu)的環(huán)境下，總線負(fù)載的變化將使得發(fā)送器的輸出擺幅有可能過大或者過小，超出協(xié)議的范圍。

【發(fā)明內(nèi)容】

[0004]因此，本發(fā)明提出了一種差模反饋電路，包括:
[0005]發(fā)送器主體電路，包括:第三、第四、第五PMOS管，第三、第四NMOS管，以及由第一、第二PMOS開關(guān)管、第一、第二NMOS開關(guān)管和第一、第二負(fù)載電阻組成的互補(bǔ)橋式開關(guān)管；其中，所述第三PMOS電流源管的漏端接電源電壓，第三NMOS電流源管(Ν3)的漏端接地，互補(bǔ)橋式開關(guān)管接在第三PMOS電流源管和第三NMOS電流源管(Ν7)的源端之間，第四PMOS電流鏡管和第四NMOS電流鏡管的源端相連，漏端分別接電源電壓和地，第五PMOS管的漏端接電源電壓，源端作為發(fā)送器主體電路輸出端；
[0006]差模取樣電路，包括:第九、第十、第^^一 PMOS電流鏡管、第一運(yùn)算放大器、第一、第二電阻；其中，第十一 PMOS電流鏡管、第一運(yùn)算放大器以及第二電阻組成負(fù)反饋電路，第九、第十PMOS電流鏡管的源端與所述負(fù)反饋電路的共模輸入端，漏端與所述互補(bǔ)橋式開關(guān)管的負(fù)載電阻并聯(lián)，第一運(yùn)算放大器的輸出端作為差模取樣電路的輸出端；
[0007]反饋電路，包括:第五、第六、第七、第八NMOS電流鏡管，第六、第七、第八PMOS電流鏡管以及第二運(yùn)算放大器；其中，所述第六、第七PMOS電流鏡管、第五、第六NMOS電流鏡管和第二參考電流源構(gòu)成電流減法電路；所述的第七、第八NMOS電流鏡、第八PMOS電流鏡和第一參考電流源構(gòu)成電流加法電路；所述第二運(yùn)算放大器將差模取樣電路的輸出與參考電壓進(jìn)行比較，其輸出端與第六PMOS電流鏡管的柵極相連。
[0008]根據(jù)本發(fā)明的其中一個方面，所述差模取樣電路還包括:第一、第二濾波電阻，其中，所述第一濾波電阻連接在第九、第十PMOS電流鏡管的源端與地之間；所述第二濾波電阻連接在第一運(yùn)算放大器的輸出端與地之間。
[0009]根據(jù)本發(fā)明的其中一個方面，所述第九、第十、第十一 PMOS電流鏡管具有相同的尺寸。
[0010]根據(jù)本發(fā)明的其中一個方面，所述第一、第二電阻的電阻值相等。
[0011]本發(fā)明的技術(shù)方案產(chǎn)生的有益效果如下:
[0012]1、通過采樣的電平與期望達(dá)到的穩(wěn)態(tài)高電平比較，控制流過終端負(fù)載的電流，從而穩(wěn)定單端輸出的高電平。整個電路是個負(fù)反饋結(jié)構(gòu)，能實(shí)時穩(wěn)定發(fā)送器的差分輸出，減小總線負(fù)載的影響。
[0013]2、本發(fā)明提供的差模反饋電路，在共模電壓穩(wěn)定的前提下，實(shí)時采樣單端信號的輸出穩(wěn)態(tài)高電平，與一般的開關(guān)電容米樣相比，沒有大信號的時鐘，噪聲以及干擾小。
[0014]3、本發(fā)明提供的差模反饋電路，由于對單端輸出高電平應(yīng)用反饋結(jié)構(gòu)，將會在一定范圍內(nèi)減小差模輸出的過沖。
[0015]4、本發(fā)明提供的差模反饋電路，通過電流加法電路和電流減法電路來確定阻抗可調(diào)的范圍。一方面可以確定發(fā)送器的可適用總線環(huán)境，另一方面可通過改變電流加法電路和電流減法電路的電流分配比例進(jìn)行不同總線阻抗的擴(kuò)展，靈活性強(qiáng)。
[0016]5、本發(fā)明提供的差模反饋電路，只需要在原有的電壓基準(zhǔn)的基礎(chǔ)上增加一個電壓參考和電流參考，并且不影響發(fā)送器的共模電壓，實(shí)現(xiàn)簡單，可植入性強(qiáng)。
【附圖說明】
[0017]通過閱讀參照以下附圖所作的對非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明的其它特征、目的和優(yōu)點(diǎn)將會變得更明顯:
[0018]圖1為本發(fā)明實(shí)施例的一種應(yīng)用于多點(diǎn)低壓差分信號(MLVDS)發(fā)送器的差模反饋電路的結(jié)構(gòu)示意圖
[0019]圖2為本發(fā)明的一個實(shí)施例提供的差模反饋電路的負(fù)載調(diào)整范圍的仿真圖；
[0020]附圖中相同或相似的附圖標(biāo)記代表相同或相似的部件。
【具體實(shí)施方式】
[0021]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對本發(fā)明的實(shí)施例作詳細(xì)描述。
[0022]下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。
[0023]下文的公開提供了許多不同的實(shí)施例或例子用來實(shí)現(xiàn)本發(fā)明的不同結(jié)構(gòu)。為了簡化本發(fā)明的公開，下文中對特定例子的部件和設(shè)置進(jìn)行描述。當(dāng)然，它們僅僅為示例，并且目的不在于限制本發(fā)明。
[0024]本發(fā)明提供的具有泄流平波電路的多點(diǎn)低壓差分信號發(fā)送器如圖2所示，包括:
[0025]發(fā)送器主體電路203，包括:第三、第四、第五PMOS管P3、P4、P5，第三、第四NMOS管N3、N4，以及由第一、第二 PMOS開關(guān)管P1、P2、第一、第二 NMOS開關(guān)管N3、N4和第一、第二負(fù)載電阻RM1、&2組成的互補(bǔ)橋式開關(guān)管；其中，所述第三PMOS電流源管P3的漏端接電源電壓，第三NMOS電流源管N3的漏端接地，互補(bǔ)橋式開關(guān)管接在第三PMOS電流源管P3和第三NMOS電流源管N7的源端之間，第四PMOS電流鏡管P4和第四NMOS電流鏡管N4的源端相連，漏端分別接電源電壓和地，第五PMOS管的漏端接電源電壓，源端作為發(fā)送器主體電路203輸出端；
[0026]差模取樣電路204，包括:第九、第十、第^^一 PMOS電流鏡管P9、P10、P11、第一運(yùn)算放大器OPl、第一、第二電阻Rl、R2 ;其中，第^^一 PMOS電流鏡管、第一運(yùn)算放大器OPl以及第二電阻R2組成負(fù)反饋電路，第九、第十PMOS電流鏡管P9、PlO的源端與所述負(fù)反饋電路的共模輸入端，漏端與所述互補(bǔ)橋式開關(guān)管的負(fù)載電阻并聯(lián)，第一運(yùn)算放大器OPl的輸出端作為差模取樣電路204的輸出端；
[0027]反饋電路205，包括:第五、第六、第七、第八NMOS電流鏡管N5、N6、N7、N8，第六、第七、第八PMOS電流鏡管P6、P7、P8以及第二運(yùn)算放大器0P2 ;其中，所述第六、第七PMOS電流鏡管P6、P7、第五、第六NMOS電流鏡管N5、N6和第二參考電流源Iref2構(gòu)成電流減法電路；所述的第七、第八NMOS電流鏡N7、N8、第八PMOS電流鏡P8和第一參考電流源Irefi構(gòu)成電流加法電路；所述第二運(yùn)算放大器0P2將差模取樣電路204的輸出與參考電壓Vre進(jìn)行比較，其輸出端與第六PMOS電流鏡管的柵極相連。
[0028]根據(jù)本發(fā)明的其中一個方面，所述差模取樣電路204還包括:第一、第二濾波電阻Cl、C2，其中，所述第一濾波電阻連接在第九、第十PMOS電流鏡管P9、P10的源端與地之間；所述第二濾波電阻連接在第一運(yùn)算放大器的輸出端與地之間。
[0029]根據(jù)本發(fā)明的其中一個方面，所述第九、第十、第^^一 PMOS電流鏡管P9、P10、Pll具有相同的尺寸。
[0030]根據(jù)本發(fā)明的其中一個方面，所述第一、第二電阻Rl、R2的電阻值相等。
[0031]下面，將結(jié)合一個具體實(shí)施例對本發(fā)明的技術(shù)方案進(jìn)行詳細(xì)描述，本實(shí)施例僅用于支持本發(fā)明，而不能解釋為對本發(fā)明的限制。
[0032]MOS管的飽和狀態(tài)的電流公式如下所述:
[0033]Ids=Kp(ff/L) (Vgs-1VthI)2
[0034]可以看出，在其他參數(shù)不變的情況下，電流Ids越小，則要求期間的寬長比，即W/L越小，此時Vgs?Vth。因此可以通過增大限流電阻R2的值來減小電流，可選的，還可以通過減小第九至第十PMOS管P9、PlO的尺寸來減小W/L，使第九至第十PMOS管P9、PlO工作在弱電流狀態(tài)或者截止?fàn)顟B(tài)。而狀態(tài)的轉(zhuǎn)換是由加載在第九至第十PMOS管P9、P10上柵源端的電壓所決定的。當(dāng)?shù)谝惠斎腚妷篤inp為低電平，且第二輸入電壓Vinn為高電平時，電流從第九PMOS管P9的源級通過終端電阻流到第十PMOS管PlO的源級，同時會有極小一部分電流通過第九PMOS管P9流向第二限流電阻R2，因此第二限流電阻R2上的電壓為:
[0035]Vr2 —V out(high)_Vth,
[0036]此時第九PMOS管P9是導(dǎo)通的。而此時加載在第十PMOS管PlO上的柵源電壓為:
[0037]Vsg(P10) = V out(1w)_VR2= V th_ (V0ut(high)_Vout(low)) <Vth,
[0038]因此第十PMOS管PlO工作于截止?fàn)顟B(tài)或亞閾值狀態(tài)