具有低扇入的控制邏輯電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種控制邏輯電路，具體涉及一種具有低扇入的控制邏輯電路，屬于模擬集成電路領(lǐng)域。
【背景技術(shù)】
[0002]SAR ADC(逐次逼近型模數(shù)轉(zhuǎn)換器)由于其結(jié)構(gòu)簡(jiǎn)單、功耗低、易集成、面積小等優(yōu)勢(shì)，成為近年來(lái)工業(yè)界和學(xué)術(shù)界的研宄熱點(diǎn)。高速SAR ADC的設(shè)計(jì)主要受到比較器的速度和DAC網(wǎng)絡(luò)的建立時(shí)間的限制。隨著SAR ADC精度的提高，采用傳統(tǒng)的控制邏輯電路，比較器的負(fù)載電容會(huì)相應(yīng)增大很多，使得高速比較器的設(shè)計(jì)更加困難。如果能夠?qū)⒖刂七壿嫴糠值膭?dòng)態(tài)邏輯單元的數(shù)目降低，以減小比較器的負(fù)載電容，那么比較器的速度將會(huì)大大提升。
[0003]鑒于上述原因，一種新型的低扇入動(dòng)態(tài)邏輯電路成為一種需求。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種具有低扇入的控制邏輯電路，通過(guò)將控制邏輯電路中的動(dòng)態(tài)邏輯單元分為主控制邏輯電路和子控制邏輯電路兩種不同的電路形式，使得16位SAR ADC中比較器的負(fù)載降為原來(lái)的四分之一，并且保證將16個(gè)比較結(jié)果正確的鎖存輸出。
[0005]為了實(shí)現(xiàn)上述目標(biāo)，本發(fā)明采用如下的技術(shù)方案:
[0006]一種具有低扇入的控制邏輯電路，其特征在于，位于模數(shù)轉(zhuǎn)換器中，包括:主控制邏輯觸發(fā)電路、主控制邏輯電路和子控制邏輯電路，其中:
[0007]前述主控制邏輯觸發(fā)電路用于產(chǎn)生使主控制邏輯電路工作的觸發(fā)信號(hào)；
[0008]前述主控制邏輯電路用于產(chǎn)生子控制邏輯電路的輸入，其包括I個(gè)與門(mén)和4個(gè)相同的動(dòng)態(tài)邏輯單元，該4個(gè)動(dòng)態(tài)邏輯單元用于將比較器的16個(gè)比較結(jié)果分4組依次進(jìn)行鎖存；
[0009]前述子控制邏輯電路包括4個(gè)或非門(mén)和16個(gè)相同的動(dòng)態(tài)邏輯單元，該16個(gè)動(dòng)態(tài)邏輯單元用于將主控制邏輯電路的16個(gè)鎖存結(jié)果分別鎖存輸出。
[0010]前述的具有低扇入的控制邏輯電路，其特征在于，前述主控制邏輯觸發(fā)電路包括:反相器I1、同或門(mén)XNOR、緩沖器BUF、反相器12和與非門(mén)NAND，其中:
[0011]前述反相器Il的輸入接米樣時(shí)鐘Sample，前述反相器Il的輸出和前述同或門(mén)XNOR的一個(gè)輸入接前述子控制邏輯電路，前述同或門(mén)XNOR的另一個(gè)輸入和前述緩沖器BUF的輸入接前述主控制邏輯電路，前述緩沖器BUF的輸出接前述反相器12的輸入，前述反相器12的輸出和前述同或門(mén)XNOR的輸出分別接前述與非門(mén)NAND的兩個(gè)輸入；前述與非門(mén)NAND的輸出接前述主控制邏輯電路的輸入；
[0012]前述反相器Il的輸出信號(hào)Stl作為子控制邏輯電路的輸入信號(hào)，前述與非門(mén)NAND的輸出信號(hào)作為前述主控制邏輯電路的觸發(fā)信號(hào)。
[0013]前述的具有低扇入的控制邏輯電路，其特征在于，前述主控制邏輯電路包括:與門(mén)AND、動(dòng)態(tài)邏輯單元DL1、動(dòng)態(tài)邏輯單元DL2、動(dòng)態(tài)邏輯單元DL3和動(dòng)態(tài)邏輯單元DL4，其中:
[0014]前述與門(mén)AND的一個(gè)輸入、前述動(dòng)態(tài)邏輯單元DLl的輸入CMPP、前述動(dòng)態(tài)邏輯單元DL2的輸入CMPP、前述動(dòng)態(tài)邏輯單元DL3的輸入CMPP和前述動(dòng)態(tài)邏輯單元DL4的輸入CMPP短接并接比較器的正輸出CMPP，前述與門(mén)AND的另一個(gè)輸入、前述動(dòng)態(tài)邏輯單元DLl的輸入CMPN、前述動(dòng)態(tài)邏輯單元DL2的輸入CMPN、前述動(dòng)態(tài)邏輯單元DL3的輸入CMPN和前述動(dòng)態(tài)邏輯單元DL4的輸入CMPN短接并接比較器的負(fù)輸出CMPN ；
[0015]前述動(dòng)態(tài)邏輯單元DL1、前述動(dòng)態(tài)邏輯單元DL2、前述動(dòng)態(tài)邏輯單元DL3和前述動(dòng)態(tài)邏輯單元DL4的輸入CLK短接并接前述與門(mén)AND的輸出；
[0016]前述動(dòng)態(tài)邏輯單元DLl的輸入D接前述主控制邏輯觸發(fā)電路的輸出，前述動(dòng)態(tài)邏輯單元DLl的輸出Q接前述動(dòng)態(tài)邏輯單元DL2的輸入D，前述動(dòng)態(tài)邏輯單元DLl的輸出P和N接前述子控制邏輯電路；
[0017]前述動(dòng)態(tài)邏輯單元DL2的輸出Q接前述動(dòng)態(tài)邏輯單元DL3的輸入D，前述動(dòng)態(tài)邏輯單元DL2的輸出P和N接前述子控制邏輯電路；
[0018]前述動(dòng)態(tài)邏輯單元DL3的輸出Q接前述動(dòng)態(tài)邏輯單元DL4的輸入D，前述動(dòng)態(tài)邏輯單元DL3的輸出P和N接前述子控制邏輯電路；
[0019]前述動(dòng)態(tài)邏輯單元DL4的輸出Q接前述主控制邏輯觸發(fā)電路，前述動(dòng)態(tài)邏輯單元DL4的輸出P和N接前述子控制邏輯電路；
[0020]前述動(dòng)態(tài)邏輯單元DLl產(chǎn)生的輸出信號(hào)PljP NI C1、前述動(dòng)態(tài)邏輯單元DL2產(chǎn)生的輸出信號(hào)P2jP N2 C1、前述動(dòng)態(tài)邏輯單元DL3產(chǎn)生的輸出信號(hào)P3jP N3 C1以及前述動(dòng)態(tài)邏輯單元DL4產(chǎn)生的輸出信號(hào)P4jP N4 C1作為子控制邏輯電路的輸入信號(hào)；
[0021]前述主控制邏輯電路產(chǎn)生的輸出信號(hào)Qtl作為主控制邏輯觸發(fā)電路的輸入信號(hào)。
[0022]前述的具有低扇入的控制邏輯電路，其特征在于，前述子控制邏輯電路包括:或非門(mén)NORl、動(dòng)態(tài)邏輯單元DL5、動(dòng)態(tài)邏輯單元DL6、動(dòng)態(tài)邏輯單元DL7、動(dòng)態(tài)邏輯單元DL8、或非門(mén)NOR2、動(dòng)態(tài)邏輯單元DL9、動(dòng)態(tài)邏輯單元DL10、動(dòng)態(tài)邏輯單元DL11、動(dòng)態(tài)邏輯單元DL12、或非門(mén)NOR3、動(dòng)態(tài)邏輯單元DL13、動(dòng)態(tài)邏輯單元DL14、動(dòng)態(tài)邏輯單元DL15、動(dòng)態(tài)邏輯單元DL16、或非門(mén)N0R4、動(dòng)態(tài)邏輯單元01^17、動(dòng)態(tài)邏輯單元01^18、動(dòng)態(tài)邏輯單元01^19和動(dòng)態(tài)邏輯單元DL20，其中:
[0023]前述動(dòng)態(tài)邏輯單元DL5的輸入D、前述動(dòng)態(tài)邏輯單元DL9的輸入D、前述動(dòng)態(tài)邏輯單元DL13的輸入D和前述動(dòng)態(tài)邏輯單元DL17的輸入D短接并接主控制邏輯觸發(fā)電路；
[0024]前述或非門(mén)NORl的一個(gè)輸入、前述動(dòng)態(tài)邏輯單元DL5的輸入CMPP、前述動(dòng)態(tài)邏輯單元DL6的輸入CMPP、前述動(dòng)態(tài)邏輯單元DL7的輸入CMPP和前述動(dòng)態(tài)邏輯單元DL8的輸入CMPP短接并接主動(dòng)態(tài)邏輯電路的輸出信號(hào)Pltl，前述或非門(mén)NORl的另一個(gè)輸入、前述動(dòng)態(tài)邏輯單元DL5的輸入CMPN、前述動(dòng)態(tài)邏輯單元DL6的輸入CMPN、前述動(dòng)態(tài)邏輯單元DL7的輸入CMPN和前述動(dòng)態(tài)邏輯單元DL8的輸入CMPN短接并接主動(dòng)態(tài)邏輯電路的輸出信號(hào)NI。，前述動(dòng)態(tài)邏輯單元DL5的輸入CLK、前述動(dòng)態(tài)邏輯單元DL6的輸入CLK、前述動(dòng)態(tài)邏輯單元DL7的輸入CLK和前述動(dòng)態(tài)邏輯單元DL8的輸入CLK短接并接前述或非門(mén)NORl的輸出，前述動(dòng)態(tài)邏輯單元DL5的輸出Q接前述動(dòng)態(tài)邏輯單元DL6的輸入D，前述動(dòng)態(tài)邏輯單元DL6的輸出Q接前述動(dòng)態(tài)邏輯單元DL7的輸入D，前述動(dòng)態(tài)邏輯單元DL7的輸出Q接前述動(dòng)態(tài)邏輯單元DL8的輸入D ；
[0025]前述或非門(mén)NOR2的一個(gè)輸入、前述動(dòng)態(tài)邏輯單元DL9的輸入CMPP、前述動(dòng)態(tài)邏輯單元DLlO的輸入CMPP、前述動(dòng)態(tài)邏輯單元DLll的輸入CMPP和前述動(dòng)態(tài)邏輯單元DL12的輸入CMPP短接并接主動(dòng)態(tài)邏輯電路的輸出信號(hào)P2。，前述或非門(mén)NOR2的另一個(gè)輸入、前述動(dòng)態(tài)邏輯單元DL9的輸入CMPN、前述動(dòng)態(tài)邏輯單元DLlO的輸入CMPN、前述動(dòng)態(tài)邏輯單元DLll的輸入CMPN和前述動(dòng)態(tài)邏輯單元DL12的輸入CMPN短接并接主動(dòng)態(tài)邏輯電路的輸出信號(hào)N2。，前述動(dòng)態(tài)邏輯單元DL9的輸入CLK、前述動(dòng)態(tài)邏輯單元DLlO的輸入CLK、前述動(dòng)態(tài)邏輯單元DLll的輸入CLK和前述動(dòng)態(tài)邏輯單元DL12的輸入CLK短接并接前述或非門(mén)NOR2的輸出，前述動(dòng)態(tài)邏輯單元DL9的輸出Q接前述動(dòng)態(tài)邏輯單元DLlO的輸入D，前述動(dòng)態(tài)邏輯單元DLlO的輸出Q接前述動(dòng)態(tài)邏輯單元DLll的輸入D，前述動(dòng)態(tài)邏輯單元DLll的輸出Q接前述動(dòng)態(tài)邏輯單元DL12的輸入D ；
[0026]前述或非門(mén)NOR3的一個(gè)輸入、前述動(dòng)態(tài)邏輯單元DL13的輸入CMPP、前述動(dòng)態(tài)邏輯單元DL14的輸入CMPP、前述動(dòng)態(tài)邏輯單元DL15的輸入CMPP和前述動(dòng)態(tài)邏輯單元DL16的輸入CMPP短接并接主動(dòng)態(tài)邏輯電路的輸出信號(hào)P3。，前述或非門(mén)NOR2的另一個(gè)輸入、前述動(dòng)態(tài)邏輯單元DL13的輸入CMPN、前述動(dòng)態(tài)邏輯單元DL14的輸入CMPN、前述動(dòng)態(tài)邏輯單元DL15的輸入CMPN和前述動(dòng)態(tài)邏輯單元DL16的輸入CMPN短接并接主動(dòng)態(tài)邏輯電路的輸出信號(hào)N3。，前述動(dòng)態(tài)邏輯單元DL13的輸入CLK、前述動(dòng)態(tài)邏輯單元DL14的輸入CLK、前述動(dòng)態(tài)邏輯單元DL15的輸入CLK和前述動(dòng)態(tài)邏輯單元DL16的輸入CLK短接并接前述或非門(mén)NOR3的輸出，前述動(dòng)態(tài)邏輯單元DL13的輸出Q接前述動(dòng)態(tài)邏輯單元DL14的輸入